JPH05204804A - 高速伝送ライン・インターフェース - Google Patents
高速伝送ライン・インターフェースInfo
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- JPH05204804A JPH05204804A JP4168733A JP16873392A JPH05204804A JP H05204804 A JPH05204804 A JP H05204804A JP 4168733 A JP4168733 A JP 4168733A JP 16873392 A JP16873392 A JP 16873392A JP H05204804 A JPH05204804 A JP H05204804A
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- Japan
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- transmission
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
- H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
- H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
- H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 データ通信ネットワークのためのデータ・リ
ンク・インターフェースを提供する。 【構成】 １つのノード若しくはコンピュータ・ネット
ワークの他の要素を例えばＴ１伝送ラインの結合に用い
られる高速シリアル・インターフェース・カード２０が
示され、２つのポート２５，２７を含む。このポートは
ラインインタフェース２２に接続され更にプロセッサ２
４に接続される。プラセッサ２４は、４つのＴＭＳプロ
セッサ４１〜４７を含む。データ・パケットの処理のた
めのもので、バス３３，３５に結合。プロセッサ４１〜
４７は各データ・パケットのためのデータ・リンクとネ
ットワーク・レイヤ処理を行う。またバス１５を介して
ライン・インタフェース・カード２０に結合された構成
要素へデータ・パケットを送信するために、バスとの適
宜なやりとりに個々に参加することができる。
ンク・インターフェースを提供する。 【構成】 １つのノード若しくはコンピュータ・ネット
ワークの他の要素を例えばＴ１伝送ラインの結合に用い
られる高速シリアル・インターフェース・カード２０が
示され、２つのポート２５，２７を含む。このポートは
ラインインタフェース２２に接続され更にプロセッサ２
４に接続される。プラセッサ２４は、４つのＴＭＳプロ
セッサ４１〜４７を含む。データ・パケットの処理のた
めのもので、バス３３，３５に結合。プロセッサ４１〜
４７は各データ・パケットのためのデータ・リンクとネ
ットワーク・レイヤ処理を行う。またバス１５を介して
ライン・インタフェース・カード２０に結合された構成
要素へデータ・パケットを送信するために、バスとの適
宜なやりとりに個々に参加することができる。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータ・ネットワ
ーク内のデータ通信に関し、特に高性能なデータ・リン
ク・インターフェースに関する。
ーク内のデータ通信に関し、特に高性能なデータ・リン
ク・インターフェースに関する。
【０００２】
【従来の技術】相互に通信を行うコンピュータの能力は
現代の情報処理の基本的な属性となった。この目的のた
めにコンピュータおよび他の処理および作用装置はしば
しば１つのネットワークの中で相互に結合され、その結
果、メッセージ、代表的にはデータ・パケットの形態の
メッセージがネットワークのコンピュータの間を伝送す
る。データ伝送のサービスはネットワークのノードの
間、すなわち、コンピュータまたは他の装置若しくはシ
ステムが物理的にそして電気的にそのネットワークに接
続されるところのネットワークのポイントの間で物理的
なデータの伝送のために用いられる。
現代の情報処理の基本的な属性となった。この目的のた
めにコンピュータおよび他の処理および作用装置はしば
しば１つのネットワークの中で相互に結合され、その結
果、メッセージ、代表的にはデータ・パケットの形態の
メッセージがネットワークのコンピュータの間を伝送す
る。データ伝送のサービスはネットワークのノードの
間、すなわち、コンピュータまたは他の装置若しくはシ
ステムが物理的にそして電気的にそのネットワークに接
続されるところのネットワークのポイントの間で物理的
なデータの伝送のために用いられる。
【０００３】コンピュータ・ネットワークのノードの間
でのデータ伝送を制御するためにネットワーク・プロト
コルが開発されてきた。各プロトコルは一般にいくつか
の階層によって定義され、各階層はネットワークにまた
がるデータ伝送に必要な機能性のある一面に関係してい
る。例えば最初の３つの階層は物理レイヤー、データ・
リンク・レイヤーおよびネットワーク・レイヤーとして
定義されている。
でのデータ伝送を制御するためにネットワーク・プロト
コルが開発されてきた。各プロトコルは一般にいくつか
の階層によって定義され、各階層はネットワークにまた
がるデータ伝送に必要な機能性のある一面に関係してい
る。例えば最初の３つの階層は物理レイヤー、データ・
リンク・レイヤーおよびネットワーク・レイヤーとして
定義されている。
【０００４】物理レイヤーはデータ伝送サービスまたは
ネットワークのノードを相互に接続するバスなどの物理
的リンクの物理的電気的仕様に関するものである。この
物理レイヤーはデータ・パケットの一連のビットがネッ
トワーク上であるノードから別のノードへ伝送されうる
ようにリンクを介するビット伝送を制御する。この物理
レイヤーは論理１および論理０のための電圧レベル、リ
ンク上の安定したビット情報のタイミングなど物理的リ
ンクを介してデータ・パケットのビットを伝送するに必
要なものを設定する。
ネットワークのノードを相互に接続するバスなどの物理
的リンクの物理的電気的仕様に関するものである。この
物理レイヤーはデータ・パケットの一連のビットがネッ
トワーク上であるノードから別のノードへ伝送されうる
ようにリンクを介するビット伝送を制御する。この物理
レイヤーは論理１および論理０のための電圧レベル、リ
ンク上の安定したビット情報のタイミングなど物理的リ
ンクを介してデータ・パケットのビットを伝送するに必
要なものを設定する。
【０００５】データ・リンク・レイヤーは伝送誤まりの
ない規定のフレーム化されたパケットにデータ伝送のビ
ットをパッケージ若しくはフレーム化することに関する
ものである。データ・リンク・レイヤーはビットの領域
を規定するためにビットの間の境界線を作り、認識す
る。この境界線はデータ伝送のビットに構造と意味をも
たらす。例えば、データ・リンク・プロトコルに従って
フレーム化されると、データ伝送はフレーム化されたデ
ータ・パケットの始まりを示すためのスタート・フレー
ム・バイト、発信元および送信先の情報を示すためのＮ
ビットを含むヘッダー、バイトで表わされたデータ・パ
ケットの長さ、用いられているネットワーク・レイヤー
・プロトコルなどを含みうる。ヘッダーの後ろには発信
元装置から送信先装置へ伝送される現実のデータ・パケ
ットのフレーム化されたバイトと、そのデータ伝送フレ
ームの終わりを示す終端バイト、および１つのデータ伝
送の一体性をチェックするのに用いられる周期的な冗長
チェック（ＣＲＣ）コードのバイトが続きうる。
ない規定のフレーム化されたパケットにデータ伝送のビ
ットをパッケージ若しくはフレーム化することに関する
ものである。データ・リンク・レイヤーはビットの領域
を規定するためにビットの間の境界線を作り、認識す
る。この境界線はデータ伝送のビットに構造と意味をも
たらす。例えば、データ・リンク・プロトコルに従って
フレーム化されると、データ伝送はフレーム化されたデ
ータ・パケットの始まりを示すためのスタート・フレー
ム・バイト、発信元および送信先の情報を示すためのＮ
ビットを含むヘッダー、バイトで表わされたデータ・パ
ケットの長さ、用いられているネットワーク・レイヤー
・プロトコルなどを含みうる。ヘッダーの後ろには発信
元装置から送信先装置へ伝送される現実のデータ・パケ
ットのフレーム化されたバイトと、そのデータ伝送フレ
ームの終わりを示す終端バイト、および１つのデータ伝
送の一体性をチェックするのに用いられる周期的な冗長
チェック（ＣＲＣ）コードのバイトが続きうる。
【０００６】ネットワーク・レイヤーはネットワーク上
で発信元装置から送信先装置へメッセージを向かわせる
に必要なルーティング情報の制御に関するものである。
このネットワーク・レイヤーの情報は例えばヘッダーな
どのデータ・リンク・レイヤーにより規定される一フレ
ームのビット領域の中の１つに含まれる。各プロトコル
はネットワーク内のデータの発信元および送信先の各々
を一義的に識別するためにネットワーク・レイヤーの情
報の長さおよび内容を規定し、また、ネットワークを介
するデータ・フレームのひきまわしのための処理方式を
規定するであろう。
で発信元装置から送信先装置へメッセージを向かわせる
に必要なルーティング情報の制御に関するものである。
このネットワーク・レイヤーの情報は例えばヘッダーな
どのデータ・リンク・レイヤーにより規定される一フレ
ームのビット領域の中の１つに含まれる。各プロトコル
はネットワーク内のデータの発信元および送信先の各々
を一義的に識別するためにネットワーク・レイヤーの情
報の長さおよび内容を規定し、また、ネットワークを介
するデータ・フレームのひきまわしのための処理方式を
規定するであろう。
【０００７】
【発明が解決しようとする課題】各データ伝送サービス
からのシリアルビットを受信し、各データ伝送サービス
へシリアルビットを送信し、ノードのところで処理のた
めにフレーム化するために、ネットワークの各ノードの
ところでデータ・リンク・インターフェースが必要とさ
れる。このデータ・リンク・インターフェースはノード
に接続されたデータ伝送サービスの電気的物理的仕様を
充足し、ネットワーク内で用いられるデータ・リンク・
プロトコルに従ってデータ伝送の成分バイトをフレーム
化するためのノードのところで受信されたシリアル・ビ
ットを処理する。そして、このデータ・リンク・インタ
ーフェースはフレーム化されたデータを、例えばデータ
・リンク・およびノードのところでフレームの内容およ
びネットワーク内で用いられるプロトコルに従ってフレ
ームを処理するためのネットワーク・レイヤー・プロセ
ッサーに送信することができる。
からのシリアルビットを受信し、各データ伝送サービス
へシリアルビットを送信し、ノードのところで処理のた
めにフレーム化するために、ネットワークの各ノードの
ところでデータ・リンク・インターフェースが必要とさ
れる。このデータ・リンク・インターフェースはノード
に接続されたデータ伝送サービスの電気的物理的仕様を
充足し、ネットワーク内で用いられるデータ・リンク・
プロトコルに従ってデータ伝送の成分バイトをフレーム
化するためのノードのところで受信されたシリアル・ビ
ットを処理する。そして、このデータ・リンク・インタ
ーフェースはフレーム化されたデータを、例えばデータ
・リンク・およびノードのところでフレームの内容およ
びネットワーク内で用いられるプロトコルに従ってフレ
ームを処理するためのネットワーク・レイヤー・プロセ
ッサーに送信することができる。
【０００８】
【課題を解決するための手段】本発明はその広い形態に
おいては、データ通信ネットワークのためのデータ・リ
ンク・インターフェースにあり、前記データ・リンク・
インターフェースは全二重同期データ伝送ラインに接続
されるようにされており、受信データ・ライン・インタ
ーフェース装置および送信データ・ライン・インターフ
ェース装置を備え、各々は同期データ伝送ラインの受信
および送信データ・パスに各々、接続されている。
おいては、データ通信ネットワークのためのデータ・リ
ンク・インターフェースにあり、前記データ・リンク・
インターフェースは全二重同期データ伝送ラインに接続
されるようにされており、受信データ・ライン・インタ
ーフェース装置および送信データ・ライン・インターフ
ェース装置を備え、各々は同期データ伝送ラインの受信
および送信データ・パスに各々、接続されている。
【０００９】より好ましい実施例はＴ１ラインのような
高速な同期データ伝送サービスにコンピュータ・ネット
ワークの１つのノードを結合するための新規でかつ改善
されたデータ・リンク・インターフェースを提供する。
このデータ・リンク・インターフェースのための構造は
Ｔ１ラインなどの全二重通信リンクにおいて実現される
別個の受信およびデータ・パスを充分に利用するために
別個の受信および送信データ・フレーミング・パスを含
む。この別個の受信および送信フレーミング・パスの使
用によりコンピュータ・ネットワークの各ノードで受信
される、または、そこから送信されるデータの効率的な
データ・リンク処理のために論理的に平列な受信および
送信データのフレーム化が可能となる。
高速な同期データ伝送サービスにコンピュータ・ネット
ワークの１つのノードを結合するための新規でかつ改善
されたデータ・リンク・インターフェースを提供する。
このデータ・リンク・インターフェースのための構造は
Ｔ１ラインなどの全二重通信リンクにおいて実現される
別個の受信およびデータ・パスを充分に利用するために
別個の受信および送信データ・フレーミング・パスを含
む。この別個の受信および送信フレーミング・パスの使
用によりコンピュータ・ネットワークの各ノードで受信
される、または、そこから送信されるデータの効率的な
データ・リンク処理のために論理的に平列な受信および
送信データのフレーム化が可能となる。
【００１０】デュアル・ポートＲＡＭはデータ・パスの
間でメッセージを転送するために受信および送信データ
・フレーミング・パスの間に接続される。このメッセー
ジは例えば受信データ・パスで受信されるデータに関し
送信データ・パスによる送信のための認知メッセージお
よび送信データ・パスにより送信されているデータに関
し受信データ、パスにより受信された認知メッセージを
含みうる。従って、受信および送信フレーミング・パス
の各々はプロトコルにより必要とされる受信および送信
機能を実行し、そのネットワークで使用されるプロトコ
ルのデータ・リンク・レイヤーの全実行のためにデュア
ル・ポートＲＡＭによりもたらされる通信機能を介して
コンピュータ・ネットワークの相手方の送信若しくは受
信ノードと通信するように動作しうる。
間でメッセージを転送するために受信および送信データ
・フレーミング・パスの間に接続される。このメッセー
ジは例えば受信データ・パスで受信されるデータに関し
送信データ・パスによる送信のための認知メッセージお
よび送信データ・パスにより送信されているデータに関
し受信データ、パスにより受信された認知メッセージを
含みうる。従って、受信および送信フレーミング・パス
の各々はプロトコルにより必要とされる受信および送信
機能を実行し、そのネットワークで使用されるプロトコ
ルのデータ・リンク・レイヤーの全実行のためにデュア
ル・ポートＲＡＭによりもたらされる通信機能を介して
コンピュータ・ネットワークの相手方の送信若しくは受
信ノードと通信するように動作しうる。
【００１１】さらに、例えば、データ伝送サービスを介
しての適宜な通信チャネルを示すのに用いられるＣＣＩ
ＴＴ標準のデータ・セット信号などのある種の標準信号
は本インターフェースの受信および送信フレーミング要
素の各々に直接、結合される。このように、ＣＣＩＴＴ
（Consulting committee-International Telephone Tel
egraphy)データ・セット信号間の連動（interlock)およ
び各個々のフレームのフレーム化が伝送エラーの検出
（ＣＣＩＴＴ信号の取り消し）が迅速で効率のよい伝送
誤まりからの復旧を行うために、特定のフレームに直
接、相関づけられうるように行なわれる。
しての適宜な通信チャネルを示すのに用いられるＣＣＩ
ＴＴ標準のデータ・セット信号などのある種の標準信号
は本インターフェースの受信および送信フレーミング要
素の各々に直接、結合される。このように、ＣＣＩＴＴ
（Consulting committee-International Telephone Tel
egraphy)データ・セット信号間の連動（interlock)およ
び各個々のフレームのフレーム化が伝送エラーの検出
（ＣＣＩＴＴ信号の取り消し）が迅速で効率のよい伝送
誤まりからの復旧を行うために、特定のフレームに直
接、相関づけられうるように行なわれる。
【００１２】さらに、フレーム化の要素はＣＣＩＴＴ信
号の取り消しが単なるちょっとした不調（glitch) であ
り、リンク上の切り離しを示していないとき、誤まりか
らの復旧動作を防ぐために所定の期間、伝送誤まりの検
出に応答することを遅延するよう制御されうる。この所
定の遅延により、誤まりからの復旧動作が以下により詳
細に説明されるように、ライン上に本当の誤まりがある
ときのみ行われるようデータ・リンク・インターフェー
スの動作は“スムース”なものとなろう。
号の取り消しが単なるちょっとした不調（glitch) であ
り、リンク上の切り離しを示していないとき、誤まりか
らの復旧動作を防ぐために所定の期間、伝送誤まりの検
出に応答することを遅延するよう制御されうる。この所
定の遅延により、誤まりからの復旧動作が以下により詳
細に説明されるように、ライン上に本当の誤まりがある
ときのみ行われるようデータ・リンク・インターフェー
スの動作は“スムース”なものとなろう。
【００１３】例えば、ＣＣＩＴＴ標準のライン・カウン
ト信号のような付加的な標準信号がライン・インターフ
ェースを介して各ノードのところでプロセッサに結合さ
れる。この方法において、プロセッサは事象およびデー
タ伝送を処理するに必要とされる動作の能率をスケジュ
ールするのに用いるためのライン速度情報を受ける。Ｔ
１ラインのようなデータ伝送サービスは所定幅のライン
速度内の複数のライン速度のうちのいづれででも動作し
うる。ＣＣＩＴＴのライン・カウント信号をライン・イ
ンターフェースを介して直接、プロセッサに結合させる
ことにより、プロセッサはあるデータ伝送により用いら
れているあるライン速度での動作のためにそれ自体を構
築しうる。
ト信号のような付加的な標準信号がライン・インターフ
ェースを介して各ノードのところでプロセッサに結合さ
れる。この方法において、プロセッサは事象およびデー
タ伝送を処理するに必要とされる動作の能率をスケジュ
ールするのに用いるためのライン速度情報を受ける。Ｔ
１ラインのようなデータ伝送サービスは所定幅のライン
速度内の複数のライン速度のうちのいづれででも動作し
うる。ＣＣＩＴＴのライン・カウント信号をライン・イ
ンターフェースを介して直接、プロセッサに結合させる
ことにより、プロセッサはあるデータ伝送により用いら
れているあるライン速度での動作のためにそれ自体を構
築しうる。
【００１４】本発明の別の特徴によれば、受信および送
信フレーミング・パスの各々にはライン・インターフェ
ースとコンピュータ・システムの各ノードのところの１
つまたは複数のプロセッサとの間で受信および送信デー
タをたくわえるためにファースト−イン−ファースト−
アウト（ＦＩＦＯ）バッファが用けられる。さらに、送
信ＦＩＦＯバッファは所定の数のバイトがＦＩＦＯバッ
ファに保持された後にのみリンク上での伝送のための送
信フレーミング・パスのフレーミング要素に一フレーム
のデータ・バイトを放出するよう動作しうる。
信フレーミング・パスの各々にはライン・インターフェ
ースとコンピュータ・システムの各ノードのところの１
つまたは複数のプロセッサとの間で受信および送信デー
タをたくわえるためにファースト−イン−ファースト−
アウト（ＦＩＦＯ）バッファが用けられる。さらに、送
信ＦＩＦＯバッファは所定の数のバイトがＦＩＦＯバッ
ファに保持された後にのみリンク上での伝送のための送
信フレーミング・パスのフレーミング要素に一フレーム
のデータ・バイトを放出するよう動作しうる。
【００１５】現代の高速データ伝送サービスは各ノード
での高効率のプロセッサが送信ＦＩＦＯバッファにバイ
トをロードしうるのと同じ速さで、ビットを送信するの
に充分なほど高速のライン速度により動作しうる。一般
にデータ伝送のためのデータ・リンク処理を行うプロセ
ッサは例えばヘッダーなどの１つのフレームの始まりの
ところの所定数のバイト数を処理するのに、残りの伝送
バイトよりより多くの時間を必要とする。送信ＦＩＦＯ
バッファが伝送のためにデータを放出する前に必要とさ
れる所定数のバイトはリンクの送信パスへの送信ビット
に対してプロセッサによる送信ＦＩＦＯバッファへのデ
ータのローディングの動機を可能とする。この所定数お
バイトは例えば、１つのデータ・フレームのうちの少な
くともヘッダーが伝送のためにバッファからデータが放
出される前に送信ＦＩＦＯバッファが取りこまれるよう
に設定されうる。この後、高能率なプロセッサはリンク
のライン速度と同じ速度で送信ＦＩＦＯバッファにデー
タをとりこむことができるであろう。
での高効率のプロセッサが送信ＦＩＦＯバッファにバイ
トをロードしうるのと同じ速さで、ビットを送信するの
に充分なほど高速のライン速度により動作しうる。一般
にデータ伝送のためのデータ・リンク処理を行うプロセ
ッサは例えばヘッダーなどの１つのフレームの始まりの
ところの所定数のバイト数を処理するのに、残りの伝送
バイトよりより多くの時間を必要とする。送信ＦＩＦＯ
バッファが伝送のためにデータを放出する前に必要とさ
れる所定数のバイトはリンクの送信パスへの送信ビット
に対してプロセッサによる送信ＦＩＦＯバッファへのデ
ータのローディングの動機を可能とする。この所定数お
バイトは例えば、１つのデータ・フレームのうちの少な
くともヘッダーが伝送のためにバッファからデータが放
出される前に送信ＦＩＦＯバッファが取りこまれるよう
に設定されうる。この後、高能率なプロセッサはリンク
のライン速度と同じ速度で送信ＦＩＦＯバッファにデー
タをとりこむことができるであろう。
【００１６】本発明のライン・インターフェースの上述
した特徴は、本発明の他の特徴と同様に、１つのノード
と１つのデータ伝送サービスとの間に効率的で高速なラ
イン・インターフェースをもたらす。本ライン・インタ
ーフェースはＴ１ラインのような伝送サービスに設けら
れた別個の受信および送信・パスを充分に活用し、ま
た、効率的な伝送誤まりからの復旧のためのＣＣＩＴＴ
のデータ・セットおよびライン・カウント信号のような
標準制御信号を効果的に利用すると共にいかなる数のラ
イン速度での動作に対しても柔軟に対応できるノードの
構成をもたらしている。
した特徴は、本発明の他の特徴と同様に、１つのノード
と１つのデータ伝送サービスとの間に効率的で高速なラ
イン・インターフェースをもたらす。本ライン・インタ
ーフェースはＴ１ラインのような伝送サービスに設けら
れた別個の受信および送信・パスを充分に活用し、ま
た、効率的な伝送誤まりからの復旧のためのＣＣＩＴＴ
のデータ・セットおよびライン・カウント信号のような
標準制御信号を効果的に利用すると共にいかなる数のラ
イン速度での動作に対しても柔軟に対応できるノードの
構成をもたらしている。
【００１７】
【実施例】さて、図面を見ると、まず図１には１つのノ
ード若しくはコンピュータ・ネットワークの他の要素を
例えば、Ｔ１伝送ラインに結合するために用いられる高
速のシリアル・インターフェース・カード２０が図示さ
ている。このライン・インターフェース・カード２０は
２つのポート２５、２７を含んでいる。各ポート２５、
２７は例えば５６Ｋ bpsから２，０４８Ｍ bpsのうちの
１つのライン速度で動作する同期ラインに接続されるよ
うになっており、ＲＳ４２２／４４９、Ｖ．３５および
Ｘ．２１の標準の賃貸電話線のうちの１つのような標準
ライン・インターフェースのうちの１つの電気的物理的
仕様をサポートするようにユーザにより構築されるもの
である。ポート２５、２７の各々はライン・インターフ
ェース２２に接続されており、このライン・インターフ
ェース２２はプロセッサ２４に接続されている。プロセ
ッサ２４はプロセッサ２４がバス１５にデータ・パケッ
トを送信したり、バス１５からデータ・パケットを受信
したりできるようにバス・インターフェース２６に接続
される。この態様において、ライン・インターフェース
・カード２０はバスに接続された構成要素（図示せず）
とＴ１データ伝送ラインとの間に通信リンクを提供する
ためにポート２５、２７をバス１５に結合する。
ード若しくはコンピュータ・ネットワークの他の要素を
例えば、Ｔ１伝送ラインに結合するために用いられる高
速のシリアル・インターフェース・カード２０が図示さ
ている。このライン・インターフェース・カード２０は
２つのポート２５、２７を含んでいる。各ポート２５、
２７は例えば５６Ｋ bpsから２，０４８Ｍ bpsのうちの
１つのライン速度で動作する同期ラインに接続されるよ
うになっており、ＲＳ４２２／４４９、Ｖ．３５および
Ｘ．２１の標準の賃貸電話線のうちの１つのような標準
ライン・インターフェースのうちの１つの電気的物理的
仕様をサポートするようにユーザにより構築されるもの
である。ポート２５、２７の各々はライン・インターフ
ェース２２に接続されており、このライン・インターフ
ェース２２はプロセッサ２４に接続されている。プロセ
ッサ２４はプロセッサ２４がバス１５にデータ・パケッ
トを送信したり、バス１５からデータ・パケットを受信
したりできるようにバス・インターフェース２６に接続
される。この態様において、ライン・インターフェース
・カード２０はバスに接続された構成要素（図示せず）
とＴ１データ伝送ラインとの間に通信リンクを提供する
ためにポート２５、２７をバス１５に結合する。
【００１８】ライン・インターフェース２２は２つの別
個のライン・インターフェース・ユニット２９、３１を
含んでおり、各々はポート２５、２７のうちの１つに各
々接続されている。さらに各ライン・インターフェース
・ユニット２９、３１は各々、送信処理バス３３、３５
および受信処理バス３７、３９に接続されている。ライ
ン・インターフェース・ユニット２９、３１はシリアル
・ビットの流れを受信したり送信したりしてプロセッサ
２４に必要なバイト・フレーム化インターフェースをも
たらすためにＨＤＬＣデータ・リンク・プロトコルを支
援する。
個のライン・インターフェース・ユニット２９、３１を
含んでおり、各々はポート２５、２７のうちの１つに各
々接続されている。さらに各ライン・インターフェース
・ユニット２９、３１は各々、送信処理バス３３、３５
および受信処理バス３７、３９に接続されている。ライ
ン・インターフェース・ユニット２９、３１はシリアル
・ビットの流れを受信したり送信したりしてプロセッサ
２４に必要なバイト・フレーム化インターフェースをも
たらすためにＨＤＬＣデータ・リンク・プロトコルを支
援する。
【００１９】プロセッサ２４は４つのＴＭＳ３２０Ｃ２
５プロセッサ４１、４３、４５、４７を含んでいる。プ
ロセッサ４１、４５は各々、ポート２５、２７のうちの
１つから送信されるべきデータ・パケットの処理のため
のものであり、各々の送信処理バス３３、３５に結合さ
れている。プロセッサ４３、４７は各々、ポート２５、
２７のうちの１つのところで受信されるデータ・パケッ
トの処理のためのものであり、各々の受信処理バス３
７、３９に結合されている。
５プロセッサ４１、４３、４５、４７を含んでいる。プ
ロセッサ４１、４５は各々、ポート２５、２７のうちの
１つから送信されるべきデータ・パケットの処理のため
のものであり、各々の送信処理バス３３、３５に結合さ
れている。プロセッサ４３、４７は各々、ポート２５、
２７のうちの１つのところで受信されるデータ・パケッ
トの処理のためのものであり、各々の受信処理バス３
７、３９に結合されている。
【００２０】図１に図示されるとおり、バス３３、３
７、３５、３９は全て、プロセッサ４１、４３、４５、
４７のうちのいづれか１つによるバス１５の捕捉および
制御のために、ライン・インターフェース・カード２０
のインターフェース２６に結合される。この態様におい
て、プロセッサ４１、４３、４５、４７は各データ・パ
ケットのためのデータ・リンクおよびネットワーク・レ
イヤー処理を行うことができ、バス１５を介してライン
・インターフェース・カード２０に結合された構成要素
へデータ・パケットへ送信するために、バスとの適宜な
やりとりに個々に参加することができる。
７、３５、３９は全て、プロセッサ４１、４３、４５、
４７のうちのいづれか１つによるバス１５の捕捉および
制御のために、ライン・インターフェース・カード２０
のインターフェース２６に結合される。この態様におい
て、プロセッサ４１、４３、４５、４７は各データ・パ
ケットのためのデータ・リンクおよびネットワーク・レ
イヤー処理を行うことができ、バス１５を介してライン
・インターフェース・カード２０に結合された構成要素
へデータ・パケットへ送信するために、バスとの適宜な
やりとりに個々に参加することができる。
【００２１】さて、図２を見ると、本発明によるライン
・インターフェース・ユニット２９、３１の各々の代表
的な実施例がブロック図の形態で図示されている。ライ
ン・インターフェース４９はデータ・パケットのビット
をシリアルに受信、若しくは、送信するために、そし
て、例えばＣＣＩＴＴ標準信号のような伝送ライン上で
用いられている伝送サービスの物理レイヤーによて要求
される適宜な制御信号を受信若しくは送信するために各
々のポート２５、２７に結合される。
・インターフェース・ユニット２９、３１の各々の代表
的な実施例がブロック図の形態で図示されている。ライ
ン・インターフェース４９はデータ・パケットのビット
をシリアルに受信、若しくは、送信するために、そし
て、例えばＣＣＩＴＴ標準信号のような伝送ライン上で
用いられている伝送サービスの物理レイヤーによて要求
される適宜な制御信号を受信若しくは送信するために各
々のポート２５、２７に結合される。
【００２２】ここで説明されるとおり、インターフェー
ス４９は各ポート２５、２７で受信されるシリアル・ビ
ットの全てを、受信されたシリアル・ビットを１つのフ
レーム化されたデータ・パケットのバイトにフレーム化
するためにＨＤＬＣデータ・リンク・プロトコルに従っ
て動作する受信フレーミング装置５１に入力する。フレ
ーム化されたバイトは受信ＦＩＦＯバッファ・メモリ５
３に保持される。ＦＩＦＯバッファ５３に保持されたバ
イトは受信プロセッサ・インターフェース５５により読
み出され、対応する受信処理バス３７、３９を介して各
々の受信プロセッサ４３、４７に送信される。
ス４９は各ポート２５、２７で受信されるシリアル・ビ
ットの全てを、受信されたシリアル・ビットを１つのフ
レーム化されたデータ・パケットのバイトにフレーム化
するためにＨＤＬＣデータ・リンク・プロトコルに従っ
て動作する受信フレーミング装置５１に入力する。フレ
ーム化されたバイトは受信ＦＩＦＯバッファ・メモリ５
３に保持される。ＦＩＦＯバッファ５３に保持されたバ
イトは受信プロセッサ・インターフェース５５により読
み出され、対応する受信処理バス３７、３９を介して各
々の受信プロセッサ４３、４７に送信される。
【００２３】より効果をもたらすために、インターフェ
ース４９はポート２５、２７からインターフェース４９
による伝送のためにシリアル・ビットストリームを生成
する送信フレーミング装置５７に接続される。送信フレ
ーミング装置５７は送信されるべきデータ・パケットの
フレーム化されたバイトを含む送信ＦＩＦＯバッファ・
メモリ５９に接続される。また、送信フレーミング装置
は送信ＦＩＦＯ５９に保持されたフレーム化されたデー
タ・パケットを受け、インターフェース４９による伝送
のために対応するビット流を生成するために、ＨＤＬＣ
データ・リンク・プロトコルに従って動作する。送信Ｆ
ＩＦＯ５９は送信インターフェース６１に接続され、そ
の送信インターフェース６１に対応する送信処理バス３
３、３５により各々の送信プロセッサ４１、４５に接続
される。送信インターフェース６１は次の伝送のために
送信ＦＩＦＯ５９内に、送信プロセッサ４１、４５から
受信されたフレーム化されたデータ・パケットを保持さ
せる。
ース４９はポート２５、２７からインターフェース４９
による伝送のためにシリアル・ビットストリームを生成
する送信フレーミング装置５７に接続される。送信フレ
ーミング装置５７は送信されるべきデータ・パケットの
フレーム化されたバイトを含む送信ＦＩＦＯバッファ・
メモリ５９に接続される。また、送信フレーミング装置
は送信ＦＩＦＯ５９に保持されたフレーム化されたデー
タ・パケットを受け、インターフェース４９による伝送
のために対応するビット流を生成するために、ＨＤＬＣ
データ・リンク・プロトコルに従って動作する。送信Ｆ
ＩＦＯ５９は送信インターフェース６１に接続され、そ
の送信インターフェース６１に対応する送信処理バス３
３、３５により各々の送信プロセッサ４１、４５に接続
される。送信インターフェース６１は次の伝送のために
送信ＦＩＦＯ５９内に、送信プロセッサ４１、４５から
受信されたフレーム化されたデータ・パケットを保持さ
せる。
【００２４】受信フレーミングおよび送信フレーミング
装置５１、５７により設けられた別個の受信および送信
フレーミング経路があり、別個の受信および送信プロセ
ッサ４１、４５、４３、４７を用いることによりライン
・インターフェース・カード２０のライン・インターフ
ェース・ユニット２９、３１の各々において送信および
受信データ・パケットの処理を並列かつ同時に行うこと
ができる。このようにしてライン・インターフェースの
ための並列な送信／受信のための同時処理構造は商業的
に利用されている賃貸電話線によりもたらせる全二重通
信リンクにおいて用いられる別個の送信および受信経路
を充分に利用するものである。尚、図２に図示されるよ
うに、送信インターフェース６１はライン・インターフ
ェース２９、３１が送信インターフェース６１を介して
複数のプロセッサのうちの１つのみを用いて動作できる
ように、受信ＦＩＦＯ５３にも接続される。
装置５１、５７により設けられた別個の受信および送信
フレーミング経路があり、別個の受信および送信プロセ
ッサ４１、４５、４３、４７を用いることによりライン
・インターフェース・カード２０のライン・インターフ
ェース・ユニット２９、３１の各々において送信および
受信データ・パケットの処理を並列かつ同時に行うこと
ができる。このようにしてライン・インターフェースの
ための並列な送信／受信のための同時処理構造は商業的
に利用されている賃貸電話線によりもたらせる全二重通
信リンクにおいて用いられる別個の送信および受信経路
を充分に利用するものである。尚、図２に図示されるよ
うに、送信インターフェース６１はライン・インターフ
ェース２９、３１が送信インターフェース６１を介して
複数のプロセッサのうちの１つのみを用いて動作できる
ように、受信ＦＩＦＯ５３にも接続される。
【００２５】より好ましい実施例の一変形例において
は、送信および受信プロセッサ４１、４５、４３、４７
の間で通信チャネルを設けるために、デュアル・ポート
ＲＡＭ６３が受信および送信インターフェース５５、６
１の各々に接続される。ＲＡＭ６３は３つのセクション
に分割される。送信および受信プロセッサ４１、４５、
４３、４７の各々は通信のためにプロセッサ間でセマホ
ア信号がやりとりできるように、ＲＡＭ６３の第１のセ
クションに対する読み出しおよび書き込みアクセスを共
用する。このセマホア信号は例えば、ライン・インター
フェース・カード２０が結合されているネットワークの
構成要素に対してあるメッセージを送るようにまたうま
く受信できなかったフレームを再送するように送信プロ
セッサ４１、４５に要求する、受信プロセッサ４３、４
７から送信プロセッサ４１、４５へのメッセージを含み
うる。第１のセクションのセマホア信号の領域の更新を
制御するために１つのプロトコルがプロセッサの各々に
おいて実行される。また、選択的に、デュアル・ポート
ＲＡＭ６３への読み出しおよび書き込みアクセスはハー
ドウェア構成により制御されうる。
は、送信および受信プロセッサ４１、４５、４３、４７
の間で通信チャネルを設けるために、デュアル・ポート
ＲＡＭ６３が受信および送信インターフェース５５、６
１の各々に接続される。ＲＡＭ６３は３つのセクション
に分割される。送信および受信プロセッサ４１、４５、
４３、４７の各々は通信のためにプロセッサ間でセマホ
ア信号がやりとりできるように、ＲＡＭ６３の第１のセ
クションに対する読み出しおよび書き込みアクセスを共
用する。このセマホア信号は例えば、ライン・インター
フェース・カード２０が結合されているネットワークの
構成要素に対してあるメッセージを送るようにまたうま
く受信できなかったフレームを再送するように送信プロ
セッサ４１、４５に要求する、受信プロセッサ４３、４
７から送信プロセッサ４１、４５へのメッセージを含み
うる。第１のセクションのセマホア信号の領域の更新を
制御するために１つのプロトコルがプロセッサの各々に
おいて実行される。また、選択的に、デュアル・ポート
ＲＡＭ６３への読み出しおよび書き込みアクセスはハー
ドウェア構成により制御されうる。
【００２６】ＲＡＭ６３の第２のセクションは送信プロ
セッサ４１、４５によって書き込まれうるのであり、受
信プロセッサ４３、４７によっては読み出され得、そし
てＲＡＭ６３の第３のセクションは受信プロセッサ４
３、４７によってのみ書き込まれ得、送信プロセッサ４
１、４５によっては読み出され得る。デュアル・ポート
ＲＡＭ６３の第２および第３のセクションは送信および
受信プロセッサ４１、４５、４３、４７の間で認知番号
などの値を通信するのに用いられる。
セッサ４１、４５によって書き込まれうるのであり、受
信プロセッサ４３、４７によっては読み出され得、そし
てＲＡＭ６３の第３のセクションは受信プロセッサ４
３、４７によってのみ書き込まれ得、送信プロセッサ４
１、４５によっては読み出され得る。デュアル・ポート
ＲＡＭ６３の第２および第３のセクションは送信および
受信プロセッサ４１、４５、４３、４７の間で認知番号
などの値を通信するのに用いられる。
【００２７】例えば、ライン・インターフェース４９が
送信プロセッサ４１、４５のための１つのデータ・パケ
ットのシリアル・ビットを送るときに、そのパケットを
受けたネットワークの他の構成要素は例えば、その伝送
ラインのデータ・リンク・プロトコルに従って認知メッ
セージをもどすであろう。この認知メッセージはライン
・インターフェース２９、３１の受信側を介して受信プ
ロセッサ４３、４５によって受信される。受信プロセッ
サ４３、４５は例えばその認知メッセージの中に含まれ
ているフレーム・シーケンス番号のような各認知メッセ
ージの所定部分を抽出し、各認知メッセージの所定部分
をデュアル・ポート・ＲＡＭ６３のその読み出し／書き
込みセクションに書き込む。そして、送信プロセッサ４
１、４５はデュアル・ポート・ＲＡＭ６３の中のそのセ
クションから認知メッセージの所定部分を読み出すこと
ができる。
送信プロセッサ４１、４５のための１つのデータ・パケ
ットのシリアル・ビットを送るときに、そのパケットを
受けたネットワークの他の構成要素は例えば、その伝送
ラインのデータ・リンク・プロトコルに従って認知メッ
セージをもどすであろう。この認知メッセージはライン
・インターフェース２９、３１の受信側を介して受信プ
ロセッサ４３、４５によって受信される。受信プロセッ
サ４３、４５は例えばその認知メッセージの中に含まれ
ているフレーム・シーケンス番号のような各認知メッセ
ージの所定部分を抽出し、各認知メッセージの所定部分
をデュアル・ポート・ＲＡＭ６３のその読み出し／書き
込みセクションに書き込む。そして、送信プロセッサ４
１、４５はデュアル・ポート・ＲＡＭ６３の中のそのセ
クションから認知メッセージの所定部分を読み出すこと
ができる。
【００２８】図示されているように、ライン６５はライ
ン・インターフェース４９がライン・インターフェース
４９により受信されるデータ・セット信号を受信フレー
ミング装置５１に送信できるように、ライン・インター
フェース４９を受信フレーミング装置５９に接続してい
る。データ・セット信号はライン・インターフェース・
カード２０に送信を行っているネットワークの構成要素
により送信され、送信を行っている構成要素とライン・
インターフェース４９との間で適宜な通信チャネルを存
在することを示すものである。データ・セット信号はＣ
ＣＩＴＴの標準１０９（データ・チャネル受信ライン信
号検出信号）および標準１０７（データ・セットレディ
信号）の信号を含んでいる。従って、受信フレーミング
装置５１は送信している構成要素との接続を直接、監視
するためにデータ・セット信号を利用することができ
る。
ン・インターフェース４９がライン・インターフェース
４９により受信されるデータ・セット信号を受信フレー
ミング装置５１に送信できるように、ライン・インター
フェース４９を受信フレーミング装置５９に接続してい
る。データ・セット信号はライン・インターフェース・
カード２０に送信を行っているネットワークの構成要素
により送信され、送信を行っている構成要素とライン・
インターフェース４９との間で適宜な通信チャネルを存
在することを示すものである。データ・セット信号はＣ
ＣＩＴＴの標準１０９（データ・チャネル受信ライン信
号検出信号）および標準１０７（データ・セットレディ
信号）の信号を含んでいる。従って、受信フレーミング
装置５１は送信している構成要素との接続を直接、監視
するためにデータ・セット信号を利用することができ
る。
【００２９】各ポート２５、２７を介して受信されるビ
ット流のフレーム化処理の間に受信フレーミング装置５
１はデータ・セット信号が存在するときは受信ＦＩＦＯ
５３にデータ・バイトのフレームを保持するのみであ
る。データ・セット信号があるバイトの処理の間になく
なると、受信フレーミング装置５１は現在行っているフ
レームの処理を中止し、各受信プロセッサ４３、４７に
伝送誤まりが行ったことを示すために、受信ＦＩＦＯ５
３の中に状態表示信号をたてる。このようにして、受信
フレーミング装置５１は送信を行っている構成要素との
接続が途絶えた後はポート２５、２７に表われる破損し
たデータをフレーム化して保持するようなことはしな
い。
ット流のフレーム化処理の間に受信フレーミング装置５
１はデータ・セット信号が存在するときは受信ＦＩＦＯ
５３にデータ・バイトのフレームを保持するのみであ
る。データ・セット信号があるバイトの処理の間になく
なると、受信フレーミング装置５１は現在行っているフ
レームの処理を中止し、各受信プロセッサ４３、４７に
伝送誤まりが行ったことを示すために、受信ＦＩＦＯ５
３の中に状態表示信号をたてる。このようにして、受信
フレーミング装置５１は送信を行っている構成要素との
接続が途絶えた後はポート２５、２７に表われる破損し
たデータをフレーム化して保持するようなことはしな
い。
【００３０】さらに、受信プロセッサ４３、４７は受信
ＦＩＦＯ５３からそのバイトおよび状態表示信号を受信
すると、それは現在のフレームの処理の間に伝送誤まり
があったことおよびデータ・セット信号が存在する間に
は受信ＦＩＦＯ５３内の完全なフレームが保持されたこ
とを知るであろう。従って、受信プロセッサ４３、４７
は送信を行っている構成要素に対応するフレームを再送
するよう要求するために、デュアル・ポートＲＡＭ６３
を介して送信プロセッサ４１、４５にメッセージを送る
ことができる。
ＦＩＦＯ５３からそのバイトおよび状態表示信号を受信
すると、それは現在のフレームの処理の間に伝送誤まり
があったことおよびデータ・セット信号が存在する間に
は受信ＦＩＦＯ５３内の完全なフレームが保持されたこ
とを知るであろう。従って、受信プロセッサ４３、４７
は送信を行っている構成要素に対応するフレームを再送
するよう要求するために、デュアル・ポートＲＡＭ６３
を介して送信プロセッサ４１、４５にメッセージを送る
ことができる。
【００３１】ライン・インターフェース２９、３１の送
信側では、ライン６７はライン・インターフェース４９
が同様に、ライン・インターフェース４９により受信さ
れるデータ・セット信号を送信フレーミング装置５７に
送信することができるように、ライン・インターフェー
ス４９を送信フレーミング装置５７に接続する。送信側
では、データ・セット信号はＣＣＩＴＴの標準１０６
（クリア・トウ・センド信号）若しくはＣＣＩＴＴの標
準１０７（データ・セット・レディ信号）の信号を含
む。従って、送信フレーミング装置５７はライン・イン
ターフェース４９により送信されているデータを受信す
るよう意図されたネットワークの構成要素との接続を直
接、監視することができる。
信側では、ライン６７はライン・インターフェース４９
が同様に、ライン・インターフェース４９により受信さ
れるデータ・セット信号を送信フレーミング装置５７に
送信することができるように、ライン・インターフェー
ス４９を送信フレーミング装置５７に接続する。送信側
では、データ・セット信号はＣＣＩＴＴの標準１０６
（クリア・トウ・センド信号）若しくはＣＣＩＴＴの標
準１０７（データ・セット・レディ信号）の信号を含
む。従って、送信フレーミング装置５７はライン・イン
ターフェース４９により送信されているデータを受信す
るよう意図されたネットワークの構成要素との接続を直
接、監視することができる。
【００３２】データ・セット信号が送信ＦＩＦＯ５９内
の送信プロセッサ４１、４５により保持されているバイ
トからライン・インターフェース４９により送信されて
いるビット流が発生している間に存在しなくなると、送
信フレーミング装置５７は現在のバイトを破棄（abort)
シーケンスにより終わらせた後、処理および伝送を中止
する。送信フレーミング装置はまた、各送信プロセッサ
４１、４５に誤まり状態メッセージを送信する。
の送信プロセッサ４１、４５により保持されているバイ
トからライン・インターフェース４９により送信されて
いるビット流が発生している間に存在しなくなると、送
信フレーミング装置５７は現在のバイトを破棄（abort)
シーケンスにより終わらせた後、処理および伝送を中止
する。送信フレーミング装置はまた、各送信プロセッサ
４１、４５に誤まり状態メッセージを送信する。
【００３３】また、送信フレーミング装置５７は送信Ｆ
ＩＦＯ５９の内容を消去し、送信プロセッサ４１、４５
が誤まり状態メッセージを認知するまで送信インターフ
ェース６１により送信ＦＩＦＯ５９内にさらにバイトが
保持されることを禁止する。送信プロセッサ４１、４５
からの認知信号を受信すると送信フレーミング装置５９
は送信プロセッサ４１、４５が何のデータが構成要素に
よって受信されたかを示すメッセージを送るようにその
構成要素に対しプロンプトを出すために、例えばそのデ
ータ・パケットを受信するよう意図されたネットワーク
の構成要素にメッセージを送信することにより、伝送誤
まりを修正するに好適な方法により動作しようとしてい
ることを知る。この方法において、送信プロセッサ４
１、４５は何のデータが再送信されなければならないか
を知る。むろん、その構成要素は送信フレーム装置５９
からの破棄シーケンスを受信し、その構成要素による再
送信を求めるメッセージは各受信プロセッサ４３、４７
により受信される。受信プロセッサ４３、４７はデュア
ル・ポート６３内に１つの値としてそのメッセージの所
定部分を保持しその値は送信プロセッサ４１、４５によ
り読み出される。
ＩＦＯ５９の内容を消去し、送信プロセッサ４１、４５
が誤まり状態メッセージを認知するまで送信インターフ
ェース６１により送信ＦＩＦＯ５９内にさらにバイトが
保持されることを禁止する。送信プロセッサ４１、４５
からの認知信号を受信すると送信フレーミング装置５９
は送信プロセッサ４１、４５が何のデータが構成要素に
よって受信されたかを示すメッセージを送るようにその
構成要素に対しプロンプトを出すために、例えばそのデ
ータ・パケットを受信するよう意図されたネットワーク
の構成要素にメッセージを送信することにより、伝送誤
まりを修正するに好適な方法により動作しようとしてい
ることを知る。この方法において、送信プロセッサ４
１、４５は何のデータが再送信されなければならないか
を知る。むろん、その構成要素は送信フレーム装置５９
からの破棄シーケンスを受信し、その構成要素による再
送信を求めるメッセージは各受信プロセッサ４３、４７
により受信される。受信プロセッサ４３、４７はデュア
ル・ポート６３内に１つの値としてそのメッセージの所
定部分を保持しその値は送信プロセッサ４１、４５によ
り読み出される。
【００３４】送信フレーミング装置５９は送信プロセッ
サ４１、４５が伝送誤まりがあったことを気づいたこと
を知るまで送信ＦＩＦＯ５９の内容を消去し続けるの
で、データ・セット信号がなくなった後で、かつ送信プ
ロセッサ４１、４５が誤まりメッセージを受信するまで
に送信ＦＩＦＯ５９に送られたシーケンス・フレームは
送信ＦＩＦＯ５９の中からはなくなるであろう。この方
法において、送信フレーミング装置は誤まり状態の認知
およびデータ・セット信号の再セットの後に送信ＦＩＦ
Ｏ５９内に保持されたフレームを送信するのみにより、
ライン上の帯域幅を浪費することを避けている。
サ４１、４５が伝送誤まりがあったことを気づいたこと
を知るまで送信ＦＩＦＯ５９の内容を消去し続けるの
で、データ・セット信号がなくなった後で、かつ送信プ
ロセッサ４１、４５が誤まりメッセージを受信するまで
に送信ＦＩＦＯ５９に送られたシーケンス・フレームは
送信ＦＩＦＯ５９の中からはなくなるであろう。この方
法において、送信フレーミング装置は誤まり状態の認知
およびデータ・セット信号の再セットの後に送信ＦＩＦ
Ｏ５９内に保持されたフレームを送信するのみにより、
ライン上の帯域幅を浪費することを避けている。
【００３５】受信および送信フレーミング装置５１、５
７がデータ・セット信号を直接、監視することにより伝
送誤まりの効率的な検出および訂正のための簡便な方式
が提供される。フレーミング装置はＦＩＦＯ５３、５９
があるフレームに直接、関連している、誤まり検出を供
ったデータを迅速にロードできるように、データ・セッ
ト信号の検出を受信若しくは送信されているデータに連
動させている。
７がデータ・セット信号を直接、監視することにより伝
送誤まりの効率的な検出および訂正のための簡便な方式
が提供される。フレーミング装置はＦＩＦＯ５３、５９
があるフレームに直接、関連している、誤まり検出を供
ったデータを迅速にロードできるように、データ・セッ
ト信号の検出を受信若しくは送信されているデータに連
動させている。
【００３６】データ・セット信号の消失が検出される
と、フレームの処理は各フレーミング装置５１、５７に
より中止され、適宜な状態メッセージが帯域幅を浪費す
ることなく伝送誤まりの発生時点で指定される、対応す
るフレームの再送の開始を求めてフレーミング装置５
１、５７によりその時点で発生される。図示されるよう
に、受信および送信フレーミング装置５１、５７は必ず
しもデータ・セット信号の消失を検出すると、すぐに処
理を中止するわけではない。むしろ、フレーミング装置
５１、５７はデータ・セット信号の消失の後、所定の期
間、期待するように制御され得、データ・セット信号が
その所定期間の終わりのところで消失したままである場
合にのみ処理の中断へと進むであろう。これにより、例
えば、伝送の終わりのところでデータはまだ来ている間
にフレーミング装置５１、５７によりデータ・セット信
号の消失が検出されるなどのデータ・セット信号の消失
が単なるちょっとした不調若しくはその消失が適当な場
合に、処理の中断を防ぐようにフレーミング装置５１、
５７の動作は円滑なものとなろう。
と、フレームの処理は各フレーミング装置５１、５７に
より中止され、適宜な状態メッセージが帯域幅を浪費す
ることなく伝送誤まりの発生時点で指定される、対応す
るフレームの再送の開始を求めてフレーミング装置５
１、５７によりその時点で発生される。図示されるよう
に、受信および送信フレーミング装置５１、５７は必ず
しもデータ・セット信号の消失を検出すると、すぐに処
理を中止するわけではない。むしろ、フレーミング装置
５１、５７はデータ・セット信号の消失の後、所定の期
間、期待するように制御され得、データ・セット信号が
その所定期間の終わりのところで消失したままである場
合にのみ処理の中断へと進むであろう。これにより、例
えば、伝送の終わりのところでデータはまだ来ている間
にフレーミング装置５１、５７によりデータ・セット信
号の消失が検出されるなどのデータ・セット信号の消失
が単なるちょっとした不調若しくはその消失が適当な場
合に、処理の中断を防ぐようにフレーミング装置５１、
５７の動作は円滑なものとなろう。
【００３７】モデムは相互に信号をゆらがせる傾向にあ
ることがわかっている。あるモデムがフレームの最後の
“スラグ”バイトを送信する時にデータ・セット信号を
落としてしまうかもしれない。そのデータ・セット信号
を落としてしまうことと最後のバイトの伝送との間の時
間関係における少しのずれにより、フレーミング装置５
１、５７にそのデータ・セット信号の消失を伝送誤まり
として扱わせてしまい、最後のバイトの受信の前のデー
タ・セット信号の消失をフレーミング装置５１、５７が
検出することとなるかもしれない。この待機期間によ
り、これが起こることを防ぐものである。しかしなが
ら、フレーミング装置５１、５７はデータ・セット信号
が存在するのを検出するとすぐに処理を開始する。
ることがわかっている。あるモデムがフレームの最後の
“スラグ”バイトを送信する時にデータ・セット信号を
落としてしまうかもしれない。そのデータ・セット信号
を落としてしまうことと最後のバイトの伝送との間の時
間関係における少しのずれにより、フレーミング装置５
１、５７にそのデータ・セット信号の消失を伝送誤まり
として扱わせてしまい、最後のバイトの受信の前のデー
タ・セット信号の消失をフレーミング装置５１、５７が
検出することとなるかもしれない。この待機期間によ
り、これが起こることを防ぐものである。しかしなが
ら、フレーミング装置５１、５７はデータ・セット信号
が存在するのを検出するとすぐに処理を開始する。
【００３８】送信フレーマー５７の動作の間、送信ＦＩ
ＦＯ５９内にバイトがある限りバイトは連続的にポート
２５、２７に送信される。送信ＦＩＦＯ５９が空になる
と、送信フレーマー５７は破棄シーケンスを開始する。
上述のごとくポート２５、２７は送信プロセッサ４１、
４５が送信ＦＩＦＯ５９にデータを送るのと同じ速さで
データを送信することができる高速伝送ラインに接続さ
れている。プロセッサ４１、４５によるデータ・パケッ
トの最初の数バイトを処理するに必要な時間はそれらの
バイトのための伝送時間より長くなり得る。よって、し
ばしば、送信フレーマー５７は送信プロセッサ４１、４
５が送信ＦＩＦＯ５９にバイトを貯えるより速く送信Ｆ
ＩＦＯ５９を空にすることができる。
ＦＯ５９内にバイトがある限りバイトは連続的にポート
２５、２７に送信される。送信ＦＩＦＯ５９が空になる
と、送信フレーマー５７は破棄シーケンスを開始する。
上述のごとくポート２５、２７は送信プロセッサ４１、
４５が送信ＦＩＦＯ５９にデータを送るのと同じ速さで
データを送信することができる高速伝送ラインに接続さ
れている。プロセッサ４１、４５によるデータ・パケッ
トの最初の数バイトを処理するに必要な時間はそれらの
バイトのための伝送時間より長くなり得る。よって、し
ばしば、送信フレーマー５７は送信プロセッサ４１、４
５が送信ＦＩＦＯ５９にバイトを貯えるより速く送信Ｆ
ＩＦＯ５９を空にすることができる。
【００３９】好ましくはプログラム可能なしきい値が送
信プロセッサ４１、４５により設定され、各送信ＦＩＦ
Ｏ５９に伝達される。送信ＦＩＦＯ５９は送信ＦＩＦＯ
５９内のバイトの数が少なくともそのしきい値の値に等
しくなるまで、送信フレーミング装置へのバイトの送信
を開始しない。しきい値はそのための処理時間がその伝
送時間より長くなるバイトの数に等しい値に、送信プロ
セッサ４１、４５により設定される。そのバイトの数の
後は、送信プロセッサ４１、４５はバイトをそれらがラ
インを介して伝送され得るのと同じ速さで送信ＦＩＦＯ
５９へ送ることができる。従って、送信ＦＩＦＯ５９は
送信プロセッサにラインの伝送速度に到達するに充分な
時間をもたらすために、少なくともそのしきい値の数の
バイトを一時的に保持する。送信フレーミング装置５７
は送信ＦＩＦＯ５９内に伝送のために用いられ得るバイ
トを常時もつこととなる。
信プロセッサ４１、４５により設定され、各送信ＦＩＦ
Ｏ５９に伝達される。送信ＦＩＦＯ５９は送信ＦＩＦＯ
５９内のバイトの数が少なくともそのしきい値の値に等
しくなるまで、送信フレーミング装置へのバイトの送信
を開始しない。しきい値はそのための処理時間がその伝
送時間より長くなるバイトの数に等しい値に、送信プロ
セッサ４１、４５により設定される。そのバイトの数の
後は、送信プロセッサ４１、４５はバイトをそれらがラ
インを介して伝送され得るのと同じ速さで送信ＦＩＦＯ
５９へ送ることができる。従って、送信ＦＩＦＯ５９は
送信プロセッサにラインの伝送速度に到達するに充分な
時間をもたらすために、少なくともそのしきい値の数の
バイトを一時的に保持する。送信フレーミング装置５７
は送信ＦＩＦＯ５９内に伝送のために用いられ得るバイ
トを常時もつこととなる。
【００４０】しきい値の規則には数多くの例外がある。
例えば、フレーム化されたデータ・パケットの全体の大
きさがそのしきい値の値より小さい場合は、そのしきい
値を無視する。この場合、送信ＦＩＦＯ５９はしきい値
を無視して、そのバイトを送信フレーミング装置に放出
する。送信プロセッサ４１、４５は各フレーム化された
データ・パケットについて送信ＦＩＦＯ５９に命令バイ
トを送る。この命令バイトは対応するフレームのデータ
・バイトの全てが送信ＦＩＦＯ５９内保持された時に送
信ＦＩＦＯ５９内に保持される。送信ＦＩＦＯ５９のた
めの無視（Override) の表示はしきい値の値より小さい
大きさのフレームに関連する命令バイトを含み得る。送
信ＦＩＦＯ５９がその命令バイトを見ると、それはその
しきい値の値にかかわらず送信フレーミング装置５７に
フレームを送る。
例えば、フレーム化されたデータ・パケットの全体の大
きさがそのしきい値の値より小さい場合は、そのしきい
値を無視する。この場合、送信ＦＩＦＯ５９はしきい値
を無視して、そのバイトを送信フレーミング装置に放出
する。送信プロセッサ４１、４５は各フレーム化された
データ・パケットについて送信ＦＩＦＯ５９に命令バイ
トを送る。この命令バイトは対応するフレームのデータ
・バイトの全てが送信ＦＩＦＯ５９内保持された時に送
信ＦＩＦＯ５９内に保持される。送信ＦＩＦＯ５９のた
めの無視（Override) の表示はしきい値の値より小さい
大きさのフレームに関連する命令バイトを含み得る。送
信ＦＩＦＯ５９がその命令バイトを見ると、それはその
しきい値の値にかかわらず送信フレーミング装置５７に
フレームを送る。
【００４１】さらに、送信ＦＩＦＯ５９は送信ＦＩＦＯ
５９内のその命令バイトの数を計数する。この計数は１
つの新しい命令バイトが送信ＦＩＦＯ５９内に保持され
るときに必ず１つ加算され、１つの完全なフレームが送
信ＦＩＦＯ５９から送信されるときに必ず１つ減算され
る。送信ＦＩＦＯ５９内に複数の命令がある限り、複数
の命令の存在が数個の完全なデータ・パケットが送信Ｆ
ＩＦＯ５９内に保持されており、伝送可能であることを
示しているので、ＦＩＦＯ５９はそのしきい値を無視す
る。この命令バイトの数がゼロであり、送信ＦＩＦＯ５
９内のうちのバイトの総数がそのしきい値より少ないと
きに、再び、送信フレーミング装置５７が送信プロセッ
サ４１、４５により再充足され得るより速くＦＩＦＯ５
９を空になってしまう状況となる。これらのバイトはそ
のしきい値の値を越えるまでＦＩＦＯ５９内に保持され
る。
５９内のその命令バイトの数を計数する。この計数は１
つの新しい命令バイトが送信ＦＩＦＯ５９内に保持され
るときに必ず１つ加算され、１つの完全なフレームが送
信ＦＩＦＯ５９から送信されるときに必ず１つ減算され
る。送信ＦＩＦＯ５９内に複数の命令がある限り、複数
の命令の存在が数個の完全なデータ・パケットが送信Ｆ
ＩＦＯ５９内に保持されており、伝送可能であることを
示しているので、ＦＩＦＯ５９はそのしきい値を無視す
る。この命令バイトの数がゼロであり、送信ＦＩＦＯ５
９内のうちのバイトの総数がそのしきい値より少ないと
きに、再び、送信フレーミング装置５７が送信プロセッ
サ４１、４５により再充足され得るより速くＦＩＦＯ５
９を空になってしまう状況となる。これらのバイトはそ
のしきい値の値を越えるまでＦＩＦＯ５９内に保持され
る。
【００４２】また、本発明の内容として説明されるもの
はデータ伝送の周期的な冗長検出（ＣＲＣ： Cyclical
Redundancy Checking)に関する特徴である。ネットワー
クを介して送信されるデータ・パケットはそれらに添加
される１６ビット若しくは３２ビットのＣＲＣコードを
もち得る。ライン・インターフェース・カード２０へデ
ータを送る構成要素により用いられているＣＲＣコード
のタイプは受信プロセッサ４３、４７および受信フレー
ミング装置５１の各々に伝達される。
はデータ伝送の周期的な冗長検出（ＣＲＣ： Cyclical
Redundancy Checking)に関する特徴である。ネットワー
クを介して送信されるデータ・パケットはそれらに添加
される１６ビット若しくは３２ビットのＣＲＣコードを
もち得る。ライン・インターフェース・カード２０へデ
ータを送る構成要素により用いられているＣＲＣコード
のタイプは受信プロセッサ４３、４７および受信フレー
ミング装置５１の各々に伝達される。
【００４３】１つのデータ伝送のシリアル・ビットが受
信フレーミング装置内に受信されると、フレーミング装
置５１は１６ビットおよび３２ビットのＣＲＣブロック
の両者を蓄積する。受信フレーミング装置５１は予期さ
れる、すなわち、１６ビット若しくは３２ビットのブロ
ックおよび他のＣＲＣコードのうちの１つであるＣＲＣ
コードをチェックする。各ＣＲＣコードのチェックは並
行して行われ得る。予期されたＣＲＣコードが正しくな
く、かつ他のＣＲＣコードが正しければ受信フレーミン
グ装置５１は予期されたＣＲＣコードが正しくないが他
のＣＲＣコードが正しいことを示すメッセージを受信プ
ロセッサ４３、４７に送る。そして、受信プロセッサ４
３、４７は必要があれば、その予期されたＣＲＣコード
を変更するようにリンクを再構成するために、適宜な動
作を行うことができる。
信フレーミング装置内に受信されると、フレーミング装
置５１は１６ビットおよび３２ビットのＣＲＣブロック
の両者を蓄積する。受信フレーミング装置５１は予期さ
れる、すなわち、１６ビット若しくは３２ビットのブロ
ックおよび他のＣＲＣコードのうちの１つであるＣＲＣ
コードをチェックする。各ＣＲＣコードのチェックは並
行して行われ得る。予期されたＣＲＣコードが正しくな
く、かつ他のＣＲＣコードが正しければ受信フレーミン
グ装置５１は予期されたＣＲＣコードが正しくないが他
のＣＲＣコードが正しいことを示すメッセージを受信プ
ロセッサ４３、４７に送る。そして、受信プロセッサ４
３、４７は必要があれば、その予期されたＣＲＣコード
を変更するようにリンクを再構成するために、適宜な動
作を行うことができる。
【００４４】送信側では、送信プロセッサ４１、４５は
送信フレーミング装置５７に対し送信されているパケッ
トにＣＲＣコードを発生し付加するか否かを動的に示す
ことができる。ライン・インターフェース・カード２０
がＬＡＮの間のブリッジ（bridge) として動作するとき
は、そのブリッジを通過するデータ・パケットのＣＲＣ
はブリッジ内で同様に変更されることを意図されている
ものではなく、パケットの最終目的地はもともとのＣＲ
ＣコードによるＣＲＣチェックを行う。このようにして
ライン・インターフェース・カード２０がブリッジとし
て動作するとき、送信プロセッサ４１、４５はＣＲＣコ
ードが変化されるべきでないことを命令バイトの中で送
信フレーミング装置５７に示す。
送信フレーミング装置５７に対し送信されているパケッ
トにＣＲＣコードを発生し付加するか否かを動的に示す
ことができる。ライン・インターフェース・カード２０
がＬＡＮの間のブリッジ（bridge) として動作するとき
は、そのブリッジを通過するデータ・パケットのＣＲＣ
はブリッジ内で同様に変更されることを意図されている
ものではなく、パケットの最終目的地はもともとのＣＲ
ＣコードによるＣＲＣチェックを行う。このようにして
ライン・インターフェース・カード２０がブリッジとし
て動作するとき、送信プロセッサ４１、４５はＣＲＣコ
ードが変化されるべきでないことを命令バイトの中で送
信フレーミング装置５７に示す。
【００４５】より好ましくはＣＣＩＴＴの標準伝送ライ
ン・クロック信号１１４がライン７５を介してライン・
インターフェース４９から送信ライン・カウンタ７７へ
送信される。送信ライン・カウンタ７７は各ポート２
５、２７に結合されるリンク上で用いられているライン
速度を決定するためにＣＣＩＴＴの信号１１４を用い、
ライン７８を介して送信インターフェース６１にライン
速度情報を送信する。この態様において、ライン速度情
報は送信プロセッサ４５、４７が利用できるようにされ
る。これにより送信プロセッサ４５、４７はリンクの現
実のライン速度に従ってデータの処理に必要とされる事
象および動作の特性を計画化するためにそれ自身を構成
するために、ライン速度情報を直接、利用することがで
きる。さらに、送信プロセッサ４５、４７は１つのリン
クがコンピュータ・ネットワークの別の構成要素との間
に存在することを示す指標としてライン速度情報を利用
することができる。
ン・クロック信号１１４がライン７５を介してライン・
インターフェース４９から送信ライン・カウンタ７７へ
送信される。送信ライン・カウンタ７７は各ポート２
５、２７に結合されるリンク上で用いられているライン
速度を決定するためにＣＣＩＴＴの信号１１４を用い、
ライン７８を介して送信インターフェース６１にライン
速度情報を送信する。この態様において、ライン速度情
報は送信プロセッサ４５、４７が利用できるようにされ
る。これにより送信プロセッサ４５、４７はリンクの現
実のライン速度に従ってデータの処理に必要とされる事
象および動作の特性を計画化するためにそれ自身を構成
するために、ライン速度情報を直接、利用することがで
きる。さらに、送信プロセッサ４５、４７は１つのリン
クがコンピュータ・ネットワークの別の構成要素との間
に存在することを示す指標としてライン速度情報を利用
することができる。
【００４６】同様に、受信プロセッサ４１、４３には受
信ライン・カウンタ８０およびライン８１、８２を介し
てのＣＣＩＴＴの１１５受信ライン・クロック信号内に
含まれるライン速度情報がもたらされる。再び図２を参
照すると、受信状態レジスタ９０は受信ＦＩＦＯバッフ
ァ５３を受信インターフェース５５との間に接続され、
送信状態レジスタ９２は送信ＦＩＦＯバッファ５９と送
信インターフェース６１との間に接続されている。これ
らの状態レジスタには各々、ＦＩＦＯの動作状態、すな
わち正常若しくは誤まり状態を示すために、各ＦＩＦＯ
バッファ５３、５９からデータを受けとる。受信および
送信プロセッサ４１、４３および４５、４７の各々は対
応するＦＩＦＯバッファの状態を決定するために、各々
の状態レジスタ９０、９２から周期的にデータ収集する
ことができる。
信ライン・カウンタ８０およびライン８１、８２を介し
てのＣＣＩＴＴの１１５受信ライン・クロック信号内に
含まれるライン速度情報がもたらされる。再び図２を参
照すると、受信状態レジスタ９０は受信ＦＩＦＯバッフ
ァ５３を受信インターフェース５５との間に接続され、
送信状態レジスタ９２は送信ＦＩＦＯバッファ５９と送
信インターフェース６１との間に接続されている。これ
らの状態レジスタには各々、ＦＩＦＯの動作状態、すな
わち正常若しくは誤まり状態を示すために、各ＦＩＦＯ
バッファ５３、５９からデータを受けとる。受信および
送信プロセッサ４１、４３および４５、４７の各々は対
応するＦＩＦＯバッファの状態を決定するために、各々
の状態レジスタ９０、９２から周期的にデータ収集する
ことができる。
【００４７】より効果的には、各状態レジスタ９０、９
２に保持されているゼロの値は送信ＦＩＦＯバッファ５
９の場合には追加のバイトの保持のため利用可能なスペ
ース、若しくは受信ＦＩＦＯバッファ５３の場合には読
み出しのためにＦＩＦＯに保持されているバイトのいづ
れかにより各ＦＩＦＯバッファ５３、５９に対する正常
動作状態を示している。このようにして、プロセッサ４
１、４３、４５、および４７の各々は対応するＦＩＦＯ
の状態が正常であり、バイトの読み出し若しくは書き込
みが進められるべきかどうかを決定するために、各々の
データ収集動作の間に各々の状態レジスタ９０、９２内
にゼロの値を求める簡単なテストを行うのみでよい。プ
ロセッサ４１、４３、４５および４７、のいづれかが各
々の状態レジスタ９０、９２のビットを読み出して処理
する必要があるのは誤まり状態、すなわち、（データ送
信側において）バッファが一杯の状態若しくは（データ
受信側において）バッファ空の状態の間のみである。そ
して状態レジスタからデータ収集するに必要とする時間
は正常動作の決定のためにゼロの値を求める簡単なテス
ト・プロセスにより最小化される。
２に保持されているゼロの値は送信ＦＩＦＯバッファ５
９の場合には追加のバイトの保持のため利用可能なスペ
ース、若しくは受信ＦＩＦＯバッファ５３の場合には読
み出しのためにＦＩＦＯに保持されているバイトのいづ
れかにより各ＦＩＦＯバッファ５３、５９に対する正常
動作状態を示している。このようにして、プロセッサ４
１、４３、４５、および４７の各々は対応するＦＩＦＯ
の状態が正常であり、バイトの読み出し若しくは書き込
みが進められるべきかどうかを決定するために、各々の
データ収集動作の間に各々の状態レジスタ９０、９２内
にゼロの値を求める簡単なテストを行うのみでよい。プ
ロセッサ４１、４３、４５および４７、のいづれかが各
々の状態レジスタ９０、９２のビットを読み出して処理
する必要があるのは誤まり状態、すなわち、（データ送
信側において）バッファが一杯の状態若しくは（データ
受信側において）バッファ空の状態の間のみである。そ
して状態レジスタからデータ収集するに必要とする時間
は正常動作の決定のためにゼロの値を求める簡単なテス
ト・プロセスにより最小化される。
【図１】図１は本発明のより好ましい一実施例による高
速動機伝送ライン・インターフェース・カードのブロッ
ク図である。
速動機伝送ライン・インターフェース・カードのブロッ
ク図である。
【図２】図２は図１のライン・インターフェース・カー
ドのライン・インターフェース・ユニットのブロック図
である。
ドのライン・インターフェース・ユニットのブロック図
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スチュアート エフ ブライアント イギリス サリー レッドヒル レッドス トーン パーク ３
Claims (12)
- 【請求項１】 データ通信ネットワークにおいて、全二
重同期データ伝送ラインに接続されるようにされたデー
タ・リンク・インターフェースであって、 受信データ・ライン・インターフェース装置および送信
データ・ライン・インターフェースを備え、各々は同期
データ伝送ラインの受信および伝送データ・パスに各
々、接続されるようにされたデータ・リンク・インター
フェース。 - 【請求項２】 前記受信データ・ライン・インターフェ
ース装置に接続された受信データ・プロセッサおよび前
記送信データ・ライン・インターフェース装置に接続さ
れた送信データ・プロセッサをさらに含み、両者の間で
メッセージをやりとりするために前記受信データ・ライ
ン・インターフェース装置および前記送信データ・ライ
ン・インターフェース装置の各々に接続されたデュアル
・ポートＲＡＭをさらに含む請求項１に記載のデータ・
リンク・インターフェース。 - 【請求項３】 前記受信データ・ライン・インターフェ
ース装置は同期データ伝送ラインの受信データ・パスか
ら受信されるシリアルデータを受信フレームにフレーム
化するための受信データ・フレーミング装置、受信フレ
ームを保持するための、前記受信データ・フレーミング
装置に接続された受信データＦＩＦＯバッファ、および
前記受信データＦＩＦＯバッファに接続され、受信デー
タ・プロセッサへの受信フレームの伝送のための受信デ
ータ・プロセッサに接続されるようにされた受信データ
・インターフェース装置を含み、さらに前記送信データ
・ライン・インターフェース装置は同期データ伝送ライ
ンの送信データ・パスへシリアルデータとしてフレーム
を送信するための送信データ・フレーミング装置、送信
フレームを保持するための、前記送信データ・フレーミ
ング装置に接続された送信データＦＩＦＯバッファ、お
よび前記送信データＦＩＦＯバッファに接続され、前記
送信データＦＩＦＯバッファ内に保持するために送信プ
ロセッサからの送信フレームを受信するために送信プロ
セッサに接続されるようにされた送信データ・インター
フェース装置をさらに含む請求項１に記載のデータ・リ
ンク・インターフェース。 - 【請求項４】 前記受信データ・フレーミング装置は同
期データ伝送ラインを介しての遠隔装置の接続性を監視
するために、同期伝送データラインからのデータ・セッ
ト信号を受信するようになっており、受信データ・フレ
ーミング装置はデータ・セット信号が接続性を示してい
るとき、前記受信データ・パケットＦＩＦＯバッファ内
の一フレームの部分をフレーム化して保持し、データ・
セット信号が接続性を示していないとき、フレーム化し
保持した一フレームの部分を破棄して、受信データＦＩ
ＦＯバッファ内にエラー状態メッセージを生成し保持す
るよう動作する請求項３に記載のデータ・リンク・イン
ターフェース。 - 【請求項５】 前記送信データ・フレーミング装置は同
期データ伝送ラインを介しての遠隔位置への接続性を監
視するために、同期伝送データラインからのデータ・セ
ット信号を受信するようになっており、受信データ・フ
レーミング装置はデータ・セット信号が接続性を示して
いるとき前記送信データＦＩＦＯバッファ内に保持され
た一フレームからデータを生成して送信し、データセッ
ト信号が接続性を示さないとき、前記データの伝送をと
りやめ、前記送信データＦＩＦＯバッファを初期化し、
送信データ・プロセッサへのエラー状態メッセージを生
成して送信するよう動作する請求項３に記載のデータ・
リンク・インターフェース。 - 【請求項６】 前記受信データ・フレーミング装置はデ
ータ・セット信号が最初に接続性を示さなくなったのち
所定期間後にフレーム化され保持された一フレームの部
分を破棄する請求項４に記載のデータ・リンク・インタ
ーフェース。 - 【請求項７】 前記受信データ・フレーミング装置はデ
ータ・セット信号が最初に連続性を示さなくなったのち
の所定期間後フレーム化され保持された一フレームの部
分を選択的に破棄するよう制御される請求項６に記載の
データ・リンク・インターフェース。 - 【請求項８】 前記送信データ・フレーミング装置はデ
ータ・セット信号が最初に接続性を示さなくなった所定
期間後にシリアル・データの伝送をとりやめ、前記送信
データ・フレーミング装置はデータ・セット信号が最初
に接続性を示さなくなった所定期間後にシリアル・デー
タの伝送を選択的にとりやめるように制御され、さら
に、前記送信データ・フレーミング装置は前記送信デー
タＦＩＦＯバッファ内に保持されたデータのバイト数が
しきい値を越えたときに、前記送信データＦＩＦＯバッ
ファからのデータを送信する請求項３に記載のデータ・
リンク・インターフェース。 - 【請求項９】 前記送信データ・フレーミング装置は前
記送信データＦＩＦＯバッファ内に保持されているデー
タのバイト数がしきい値より少なく、かつ送信データＦ
ＩＦＯバッファに保持されたバイトが少なくとも１つの
送信のための完全なフレームを含んでいるとき、前記送
信データＦＩＦＯバッファからのデータを送信する請求
項８に記載のデータ・リンク・インターフェース。 - 【請求項１０】 前記受信データ・ライン・インターフ
ェース装置は受信データのために第１の予期されたＣＲ
Ｃコードおよび第２の予期されていないＣＲＣコードの
各々を処理し、前記第１の予期されたＣＲＣコードが誤
まりであり第２の予期されていないコードが正しいとき
に、メッセージを生成して受信データ・プロセッサへ送
信し、前記送信データ・ライン・インターフェース装置
は送信データにＣＲＣコード情報を付加するよう動的に
制御され、さらに、データ・リンク・インターフェース
は受信データプロセッサおよび送信データ・プロセッサ
の各々にデータ伝送ラインからのライン・カウント情報
を結合する請求項２に記載のデータ・リンク・インター
フェース。 - 【請求項１１】 受信データＦＩＦＯバッファと受信デ
ータ・インターフェースとの間に接続された状態レジス
タをさらに含み、この状態レジスタは受信データＦＩＦ
Ｏバッファ内に保持されたデーターを伴なった受信デー
タＦＩＦＯバッファの正常動作を示すためにゼロの値を
保持するよう制御され、データ・リンク・インターフェ
ースは送信データＦＩＦＯバッファと送信データ・イン
ターフェース装置との間に接続された状態レジスタをさ
らに含み、この状態レジスタは送信データＦＩＦＯバッ
ファ内で利用可能な空間を伴なった送信データＦＩＦＯ
バッファの正常動作を示すために、ゼロの値を保持する
よう制御される請求項３に記載のデータ・リンク・イン
ターフェース。 - 【請求項１２】 全二重の同期データ伝送ラインに接続
されるようにされたデータ・リンク・インターフェース
であって、 データをフレーム化するためにデータ伝送ラインに結合
するためのデータ・フレーミング装置と、 データ・フレーミング装置およびデータ伝送ラインに接
続されて、データ・フレーミング装置が同期データ伝送
ラインを介しての遠隔装置への接続性を直接、監視でき
るように、同期データ伝送ラインからのデータ・セット
信号をデータ・フレーミング装置に伝送するためのライ
ンとを備えたデータ・リンク・インターフェース。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/722684 | 1991-06-28 | ||
| US07/722,684 US5301186A (en) | 1991-06-28 | 1991-06-28 | High speed transmission line interface |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204804A true JPH05204804A (ja) | 1993-08-13 |
Family
ID=24902923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4168733A Pending JPH05204804A (ja) | 1991-06-28 | 1992-06-26 | 高速伝送ライン・インターフェース |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5301186A (ja) |
| EP (2) | EP0525985B1 (ja) |
| JP (1) | JPH05204804A (ja) |
| DE (1) | DE69232613T2 (ja) |
| IE (1) | IE922105A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009538070A (ja) * | 2006-05-24 | 2009-10-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 通信モジュール |
| US11229095B2 (en) | 2014-12-17 | 2022-01-18 | Campbell Soup Company | Electromagnetic wave food processing system and methods |
Families Citing this family (32)
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| US5818884A (en) * | 1993-10-26 | 1998-10-06 | General Datacomm, Inc. | High speed synchronous digital data bus system having unterminated data and clock buses |
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