KR100283557B1 - 티디버스의 데이터 병렬 전송 방법 및 이를 위한 티디버스 인터페이스 회로 - Google Patents

티디버스의 데이터 병렬 전송 방법 및 이를 위한 티디버스 인터페이스 회로 Download PDF

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Abstract

본 발명은 티디버스의 데이터 병렬 전송 방법 및 이를 위한 티디버스 인터페이스 회로에 관한 것으로, 종래에는 데이터를 전송할 때 직렬전송을 사용함으로써 그 전송속도가 떨어지는 문제점이 있었다. 이에 본 발명은 종래에 모드 및 어드레스의 전송을 위한 4비트 병렬전송라인을 모드/어드레스 및 데이터 전송라인으로 사용함으로써 FS가 어저트(Assert)되는 동안은 모드/어드레스의 전송라인으로 사용하고, READY가 어저트되는 동안은 데이터의 전송라인으로 사용하는 것을 특징으로 한다.
이에 따라, 종래의 한 비트씩 직렬로 데이터를 전송하는 것에 비해 4비트씩 병렬로 데이터를 전송함에 따라 데이터의 전송속도 및 티디버스의 시스템 효율을 향상시키는 효과를 제공한다.

Description

티디버스의 데이터 병렬 전송 방법 및 이를 위한 티디버스 인터페이스 회로
본 발명은 티디버스의 데이터 병렬 전송 방법 및 이를 위한 티디버스 인터페이스 회로에 관한 것으로, 상세하게는 모드 및 어드레스의 전송을 위한 N비트 병렬전송라인을 모드/어드레스 및 데이터 전송라인으로 사용하여 데이터를 병렬로 전송함으로써, 데이터 전송의 효율을 향상시키고 시스템의 구성을 간략화시키는 티디버스의 데이터 병렬 전송 방법 및 이를 위한 티디버스 인터페이스 회로에 관한 것이다.
도 1 에는 티디버스가 적용되는 전자교환기 시스템의 간략한 구성이 도시된다.
도시된 바와 같이 교환기 시스템은 교환기 운용, 유지보수프로그램을 수행하는 메인 프로세서(MP:Main Processor)(10)와, 상기 메인 프로세서(10)에 글로벌 버스를 통해 통신하며 메인프로세서(10)의 명령을 처리하는 하위 프로세서(PP:Peripheral Processor)(20)와, 상기 PP(20)의 제어를 받아 교환기의 각종 작동을 수행하는 스위치,망동기,가입자 회로팩 등의 H/W디바이스(30)로 구성된다.
티디버스(Telephone Device Bus)는 교환기에서 상기 PP(Peripheral Processor)(20)와 상기 H/W 디바이스(30)간의 통신에 이용되며 티디버스 케이블로 연결된다. 이를 위해서는 기본적으로 상기 PP(20)내에 CPU(21)와, 티디버스를 제어하기 위한 티디버스 제어기(22)와, 상기 티디버스 제어기(22)의 제어신호를 상기 H/W 디바이스(30)에 전달하도록 인터페이스하기 위한 티디버스 인터페이스 회로(23)이 구비되며, H/W 디바이스(30)내에도 티디버스 인터페이스 회로(31)가 구비된다.
도 2 에는 종래의 티디버스 인터페스 회로의 구조가 도시된다.
도시된 바와 같이 4비트 병렬 MOD(0:3) 전송라인을 통해 전송되는 신호로부터 모드 및 어드레스를 검출하는 모드/어드레스 검출부(110)와, 데이터 송수신 라인을 통해 전송되는 데이터를 송수신하기 위한 데이터 변환부(120)와 데이터의 전송을 위한 READY 클럭을 제공하는 READY 발생부(130)로 구성된다.
상기 모드/어드레스 검출부(110)는 MOD(0:3)병렬 전송라인을 통해 전송되는 모드 및 어드레스 신호를 전송받아 신호를 분리한다.
상기 전송방식을 나타내는 모드신호는 MODE 0: Read after Write를 나타내고, MODE 1 : Read ony를 나타내고, MODE 2 : Write only를 나타낸다.
상기 데이터 변환회로(120)는 데이터 전송라인을 통해 수신되는 직렬 데이터를 병렬 데이터로 변환하며, 데이터의 송신시에는 병렬 데이터를 전송을 위해 직렬로 변환하는 기능을 수행한다
즉, 8 - 16비트의 병렬 데이터를 1비트의 직렬데이터로 변환하거나 그 반대로 1비트의 직렬데이터를 8 - 16비트의 병렬 데이터로 변환하는 역할을 한다.
티디버스를 구성하는 신호는 다음과 같다.
CLOCK은 PP에서 H/W 디바이스로 보내는 통신 동기 클럭을 나타내며, FS는 통신 모드와 어드레스의 밸리드 시점을 나타내는 신호이며, READY는 수신 데이터 동기신호로서 수신 데이터의 밸리드 시점을 나타낸다. MOD(0:3)은 모드 및 어드레스를 멀티플렉싱한 신호이며, PP에서 H/W 디바이스로 전송된다.
이러한 신호들은 티디버스 케이블을 통해 티디버스 인터페이스 회로부간에 전송된다.
상기와 같이 구성된 종래의 티디버스 인테페이스 구조에서의 동작을 도 3 을 참조하여 설명하도록 한다.
PP의 티디버스 인터페이스 회로부(23)에서 동기클럭(3(a))을 H/W 디바이스(30)로 전송하며, 이동기 클럭에 맞추어 FS를 7클럭동안 어저트한다(3(b). 이 기간에 티디버스 전송방식을 결정하는 모드값을 MOD(3:0)에 로딩한다(3(d)).
한편 MOD(3:0)라인으로 모드값을 송신한 후에 어드레스를 송신하며 통신하고자 하는 H/W 디바이스를 결정한다.
모드값과 함께 어드레스를 수신한 H/W 디바이스(30)는 모드값에 따라 데이터의 TX/RX 방향을 결정하게 된다. 또한 클럭과 FS를 모니터하여 READY 신호를 만들며, 이 READY 신호의 길이에 따라 바이트/워드의 데이터 길이 구분이 이루어진다. H/W 디바이스(30)는 READY신호가 어저트된 동안(3(c))에 TXDATA 및 RXDATA 라인으로 직렬데이터 전송 및 수신을 한다(3(e)).
상술한 종래의 티디버스 인터페이스 회로에는 모드 및 어드레스를 전송하기 위한 MOD(0:3)라인과, 데이터를 전송하기 위한 데이터라인이 별도로 구비됨에 따라 종래의 티디버스 인터페이스 회로에 의해 데이터를 전송하는 경우 다음과 같은 문제점이 있다.
첫째, MOD(0:3) 신호 라인은 FS가 어저트된 기간동안 모드 값 및 어드레스를 공급한 후 데이터 전송 기간에는 사용되지 않으므로 티디버스 운용 효율이 낮아진다.
둘째, TXDATA 및 RXDATA 라인이 직렬로 구현되어 데이터 전송속도가 느리다.
셋째, TXDATA 및 RXDATA 라인이 별도로 구현되어 있으며, Ready 신호가 어저트된 기간에만 사용이 되므로 티디버스 운용 효율이 낮아진다.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 데이터를 전송할 때 직렬로 전송하지 않고 병렬로 전송하도록하여 데이터를 고속으로 전송하게 하는 티디버스의 데이터 병렬 전송 방법 및 이를 위한 티디버스 인터페이스 회로를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하는 본 발명에 의한 데이터 병렬전송을 위한 티디버스 인터페이스 회로는 프로세서간에 모드 및 어드레스를 전송하기 위한 N비트 병렬 전송라인이 구비된 교환기 시스템의 티디버스 데이터 전송 인터페이스 회로에 있어서, 전송방식을 결정하는 모드값에 의거하여 모드 및 어드레스와 데이터를 멀티플렉싱하여 전송하거나 멀티플렉싱된 신호를 상기 N비트 병렬 전송라인을 통해 전송받기 위한 송수신 선택수단과, 상기 전송된 N비트 병렬 멀티플렉싱 신호로부터 모드/어드레스/데이터를 검출하여 데이터를 분리하는 모드/어드레스/데이터 검출수단과, 상기 전송된 N비트 병렬 데이터를 직렬데이터로 변환하거나 전송할 직렬 데이터를 N비트 병렬 데이터로 변환하는 데이터 변환수단과, 동기클럭과 FS를 모니터하여 데이터를 전송하기 위한 클럭을 제공하는 데이터 전송 클럭 발생수단을 포함하여 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 티디버스의 데이터 전송방법은 교환기 티디버스의 데이터 전송방법에 있어서, 모드 및 어드레스의 전송을 위한 N비트 병렬전송라인을 모드/어드레스 및 데이터 전송라인으로 사용하여 데이터를 병렬로 전송하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 티디버스 데이터의 병렬 전송 방법은 프로세서간에 모드 및 어드레스를 전송하기 위한 N비트 병렬 전송라인이 구비된 교환기 시스템의 티디버스 데이터 전송 방법에 있어서, 전송할 직렬 데이터를 N비트 병렬데이터로 변환하는 데이터 병렬변환단계와, 상기 N비트 병렬 데이터를 모드 및 어드레스와 멀티플렉싱하여 상기 N비트 병렬 전송라인을 통해 병렬로 전송하는 데이터 병렬 전송단계와, 상기 N비트 병렬 전송라인을 통해 전송된 멀티플렉싱 신호로부터 N비트 송수신 데이터를 분리하는 데이터 분리단계와, 분리된 N비트 병렬데이터를 직렬데이터로 변환하는 데이터 직렬변환단계를 수행하는 것을 특징으로 한다.
도 1 은 티디버스가 적용되는 교환기 시스템의 개략적인 구성도,
도 2 는 종래의 티디버스 인터페이스 회로의 구조도,
도 3 은 종래의 티디버스의 데이터 전송 타이밍도,
도 4 는 본 발명에 의한 티디버스의 데이터 병렬 전송을 위한 티디버스 인터페이스 회로,
도 5 는 본 발명에 의한 티디버스이 데이터 전송 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 메인 프로세서 20 : 하위 프로세서(PP)
21 : CPU 22 : 티디버스 제어기
23 : 티디버스 인터페이스 회로 30: H/W 디바이스
31 : 티디버스 인터페이스 회로 110 : 모드/어드레스 검출회로
120 : 데이터 변환회로 130 : READY 발생회로
210 : TX/RX 선택회로 220 : 모드/어드레스/데이터 검출회로
230 : 데이터 변환회로 240 : READY 발생회로
이하 첨부한 도면을 참조로 하여 본 발명을 상세히 설명한다.
도 4 에는 본 발명에 의한 티디버의 인터페이스 구조가 도시된다.
도시된 바와 같이 전송방식을 결정하는 모드값에 의거하여 모드 및 어드레스와 데이터를 멀티플렉싱하여 전송하거나 멀티플렉싱된 신호를 상기 N비트 병렬 전송라인을 통해 전송받기 위한 TX/RX 선택회로(210)와, 상기 전송된 N비트 병렬 멀티플렉싱 신호로부터 모드/어드레스/데이터를 검출하여 데이터를 분리하는 모드/어드레스/데이터 검출회로(220)와, 상기 전송된 N비트 병렬 데이터를 직렬데이터로 변환하거나 전송할 직렬 데이터를 N비트 병렬 데이터로 변환하는 데이터 변환부(230)와, 동기클럭과 FS를 모니터하여 데이터를 전송하기 위한 READY 클럭을 제공하는 READY 발생부(240)로 구성된다.
상기 TX/RX 선택회로(210)는 티디버스상의 데이터 전송방향을 결정하는 회로이며 데이터의 전송방향은 PP에서 수신한 모드값으로 결정하게 된다.
상기 모드/어드레스/데이터 검출회로(220)는 MAD(3:0)라인으로 전송된 신호를 동기 클럭에 맞추어 모드,어드레스 및 데이터를 분리하여 검출하며, 분리된 4비트 데이터는 데이터 변환회로를 거쳐 8 - 32비트의 병렬 데이터로 만들어져 H/W 디바이스의 회로팩에 이용된다.
데이터를 전송할 경우에는 상기 데이터 변환회로(230)에서 8 - 32비트의 데이터를 4비트로 변환하여, 상기 TX/RX 선택회로(210)로 전송하며, 여기서 모드 값이 TX를 나타낼 경우 MAD(3:0)으로 전송한다.
상기 TX/RX 선택회로(210)는 MAD(0:3)병렬 전송라인을 통해서 데이터를 전송하게 되는데, 상기 MAD(0:3)병렬 전송라인은 모드, 어드레스와 TX/RXDATA를 전송하는 신호선으로 종래의 MOD(0:3)라인이 모드 및 어드레스를 전송하던 것과 구별된다.
상기 READY 발생회로(240)는 클럭 및 FS를 모니터하여 데이터의 전송에 사용될 READY신호를 발생시킨다.
상술한 바와 같이 종래에 데이터의 전송을 위해 존재하던 직렬 TX/RX DATA 라인이 제거되었으며, 기존 티디버스의 TX/RX 데이터 라인을 제거한 대신에 MAD(0:3)의 4비트 병렬 라인을 이용하여 FS가 어저트된 구간에서는 모드 및 어드레스 전송라인으로 사용하고, Ready가 어저트된 구간에서는 데이터 전송라인으로 사용하여 데이터 전송속도를 향상시키게 된다.
상기와 같이 구성된 본 발명에 의한 티디버스 인터페이스 회로에서 데이터를 병렬전송하는 동작은 다음과 같다.
우선 4비트 병렬 MAD(0:3) 전송라인을 통해서 데이터를 전송하기 위해서는 8 - 32비트의 직렬 데이터를 4비트 병렬데이터로 변환하는 데이터 병렬변환단계를 수행한다. 데이터 병렬 변환단계는 상기 데이터 변환부(230)에서 이루어진다. 4비트의 병렬 데이터로 변환한 후에는 상기 4비트 병렬 데이터를 모드 및 어드레스와 멀티플렉싱하여 상기 4비트 병렬 MAD(0:3) 전송라인을 통해 병렬로 데이터 전송을 한다. 4비트 병렬 MAD(0:3) 전송라인을 통해 데이터를 병렬로 전송하기 위해서는 클럭과 FS를 모니터하여 FS가 어져트 되면 모드 및 어드레스를 전송하고, FS의 어저트가 종료되면 데이터를 전송라인으로 사용하기 위해 READY신호를 어저트시켜서 전송하고자 하는 데이터를 병렬로 전송하도록 한다.
일단, 상기 4비트 병렬 MAD(0:3) 전송라인을 통해 데이터가 전송되면 전송된 멀티플렉싱 신호로부터 4비트의 데이터만을 분리해내야 한다.
이러한 과정은 상기 모드/어드레스/데이터 검출회로(220)에서 이루어진다. 상기 모드/어드레스/데이터 검출회로(220)에서 분리된 데이터는 4비트 병렬형태의 데이터이다. 따라서, 상기 데이터 변환회로(230)에서는 그 4비트 병렬 데이터를 8 - 32비트 데이터로 변환시키는 작업을 수행한다.
상기의 과정을 거침으로 종래에 데이터를 직렬로 한 비트씩 전송하는 것에 비해 4비트이 병렬 전송라인을 통해 병렬로 전송함에 따라 전송의 속도가 더욱 향상된다.
도 5 에는 본 발명에 의한 티디버스 인터페이스에서 데이터 전송의 클럭 타이밍도가 도시된다.
CLOCK은 H/W 디바이스로 보내는 통신 동기 클럭을 나타내며, 상기 FS는 통신 모드와 어드레스의 밸리드 시점을 나타내는 신호이며, READY는 RXDATA 동기신호로서 수신 데이터의 밸리드 시점을 나타내며, 바이트 억세스시에는 4클럭, 워드 억세스시에는 6클럭, 롱 워드(long worde) 억세스시에는 10클럭동안 로우로 유지된다. MAD(0:3)는 모드, 어드레스,데이터를 멀티플렉싱한 양방향의 신호를 나타낸다
4비트 병렬 MAD(0:3)전송라인을 통해 모드 및 어드레스와 데이터를 전송하기 위해서는 FS가 어저트되는 동안(5(b)) 모드 및 어드레스를 전송하고(5d), 데이터를 전송하기 위한 READY가 어저트되는 동안 데이터를 전송한다(5d).
이때 READY가 어저트되는 타이밍에 따라 각각 2클럭, 4클럭, 8클럭동안 바이트, 워드, 롱워드의 데이터를 전송할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정된 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변환 및 변경이 가능한 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
본 발명에 의하면, 데이터를 전송할 때 종래의 경우에는 한 비트씩 직렬전송을 하던 것에 비해 4비트 병렬로 데이터를 전송함에 따라 데이터 전송속도의 향상을 가져오며, 데이터의 전송을 위한 TX/RX 데이터 라인을 제거함으로써 티디버스 운용효율을 더욱 향상시키는 효과를 제공한다.

Claims (3)

  1. 교환기 시스템 티디버스의 데이터 전송방법에 있어서,
    모드 및 어드레스의 전송을 위한 N비트 병렬전송라인을 모드/어드레스 및 데이터 전송라인으로 사용하여 데이터를 병렬로 전송하는 것을 특징으로 하는 티디버스의 데이터 병렬 전송 방법.
  2. 프로세서간에 모드 및 어드레스를 전송하기 위한 N비트 병렬 전송라인이 구비된 교환기 시스템의 티디버스 데이터 전송 방법에 있어서,
    전송할 직렬 데이터를 N비트 병렬데이터로 변환하는 데이터 병렬변환단계와;
    상기 N비트 병렬 데이터를 모드 및 어드레스와 멀티플렉싱하여 상기 N비트 병렬 전송라인을 통해 병렬로 전송하는 데이터 병렬 전송단계와;
    상기 N비트 병렬 전송라인을 통해 전송된 멀티플렉싱 신호로부터 N비트 송수신 데이터를 분리하는 데이터 분리단계와;
    분리된 N비트 병렬데이터를 직렬데이터로 변환하는 데이터 직렬변환단계를 수행하는 것을 특징으로 하는 티디버스의 데이터 병렬 전송 방법.
  3. 프로세서간에 모드 및 어드레스를 전송하기 위한 N비트 병렬 전송라인이 구비된 교환기 시스템의 티디버스 데이터 전송 인터페이스 회로에 있어서,
    전송방식을 결정하는 모드값에 의거하여 모드 및 어드레스와 데이터를 멀티플렉싱하여 전송하거나 멀티플렉싱된 신호를 상기 N비트 병렬 전송라인을 통해 전송받기 위한 송수신 선택수단과;
    상기 전송된 N비트 병렬 멀티플렉싱 신호로부터 모드/어드레스/데이터를 검출하여 데이터를 분리하는 모드/어드레스/데이터 검출수단과;
    상기 전송된 N비트 병렬 데이터를 직렬데이터로 변환하거나 전송할 직렬 데이터를 N비트 병렬 데이터로 변환하는 데이터 변환수단과;
    동기클럭과 FS를 모니터하여 데이터를 전송하기 위한 클럭을 제공하는 데이터 전송 클럭 발생수단을 포함하여 구성된 것을 특징으로 하는 데이터 병렬 전송을 위한 티디버스 인터페이스 회로.
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