JPH04323757A - シリアルデ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野】本発明は複数のコンピュ−タ、Ｃ
ＰＵ間のデ−タ転送制御装置に係わり、とくに、単一の
伝送路により数バイトから数十バイト程度の固定長デ−
タをクロック信号と共に効率良く伝送することのできる
シリアルデータ伝送装置に関する。

【０００１】

【従来の技術】従来ＣＰＵ間のデータのシリアル伝送に
は調歩同期式のＲＳ２３２Ｃ方式が一般的に用いられて
いる。また、データと同期信号とをそれぞれ別個の伝送
路を用いて伝送する高速の同期式シリアルデータ送受信
方式や、データとクロックとを合成して１つの伝送路に
より伝送する方式等が用いられていた。

【０００２】

【発明が解決しようとする課題】上記ＲＳ２３２Ｃ方式
では例えば１ビットのデ−タ幅を１６ビットのクロック
により検出するような調歩同期式であるため、デ−タの
最大伝送速度が１９２００Ｂｉｔ／ｓｅｃと遅いという
問題があった。また、上記同期式高速シリアルデータ送
受信方式ではデータと同期信号とをそれぞれ別個の伝送
路を用いて伝送するため信号路数が多くなり光線路を用
いるには不経済であった。

【０００３】通常、コンピュ−タやＣＰＵ間のデ−タ伝
送においては一度に大量のデータをまとめて伝送するよ
りも、数バイトから数十バイト単位の比較的短い固定長
のコマンド及びステータスデータ等を単純な手順で応答
性良く確実に送受信したい場合が多い。本発明の目的は
、上記固定長デ−タをそれぞれ単一の伝送路により送受
信することのできる経済的で信頼性の高い同期式のシリ
アルデータ伝送装置を提供することにある。

【０００４】

【課題を解決するための手段】本発明では上記課題を解
決するために、上記シリアルデータ伝送装置の送信部内
に、クロック信号発生手段と、このクロック信号に同期
してシリアルデータの頭にデ−タマ−クを付加して出力
するシリアルデータ出力手段と、上記デ−タマ−クとシ
リアルデータを上記クロック信号とを出力する出力切替
回路と、上記シリアルデータの送信終了信号発生回路と
を備え、また、上記受信部は上記クロック信号に同期す
る同期クロック信号を生成し上記デ−タマ−クを検出し
て上記同期クロック信号を出力する同期クロック発生手
段と、上記固定デ−タ長を記憶し上記同期クロック信号
を計数して受信終了信号を発生する受信デ−タカウント
回路と、これを相手側の上記送信終了信号発生回路に送
信する手段とを備えるようにする。

【０００５】また上記デ−タマ−クを同期クロック信号
を欠落させて生成するようにする。また、上記受信終了
信号をハイまたはロ−の論理レベルに固定して生成する
ようにする。また、上記各送信部と受信部はそれぞれ単
一の一方向性伝送路によりデ−タ伝送を行うようにする
。、上記各送信部は、デ−タ処理装置からの書込み指令
信号により上記デ−タマ−クを付加したシリアルデータ
を上記クロック信号内に挿入して送信するようにする。

【０００６】

【作用】上記シリアルデータ伝送装置の送信部はデ−タ
処理装置からの書込み指令信号に応じて、例えば同期ク
ロック信号を欠落させることにより生成したデ−タマ−
クを付加したシリアルデータをクロック信号と切替て伝
送路に出力し、これを受信するシリアルデータ伝送装置
の受信部は、上記クロック信号に同期する同期クロック
信号を発生し、これにより上記デ−タマ−クを検出する
と同時に上記シリアルデータ長分を計数してシリアルデ
ータの受信を終了し、さらに例えばハイまたはロ−の論
理レベルに固定することにより生成した受信終了信号を
発生して上記送信部に送信してシリアルデータの送信を
上記クロック信号の送信に切替えるようにする。

【０００７】

【実施例】図１は複数のコンピュ−タ、ＣＰＵ等のデ−
タ処理装置間のデ−タ伝送を行う本発明によるシリアル
デ−タ転送装置実施例のブロック図である。図１におい
ては上記複数のコンピュ−タ、ＣＰＵ等をＣＰＵ１とＣ
ＰＵ２にて代表して示している。ＣＰＵ１には送信部３
１と受信部４１が接続され、ＣＰＵ２には送信部３２と
受信部４２が接続され、伝送路１５１により送信部３１
と受信部４２間が接続され、伝送路１５２により送信部
３２と受信部４１間が接続されている。伝送路１５１と
同１５２はそれぞれ１本の伝送路である。また、各送信
部３１と同３２、および受信部４１と同４２の内部は同
一に構成されている。送信部３１は常時はクロック信号
を送信し、ＣＰＵ１からの書込み指令に応じて上記クロ
ック信号をデ−タに切替て送信し、ＣＰＵ２からの受信
終了信号を受信して再びクロック信号の送信に復帰する
。送信部３２の動作も同様である。

【０００８】以下、ＣＰＵ１からＣＰＵ２にデ−タを送
信する場合について説明する。上記ＣＰＵ１からの書込
み指令信号に応じてＣＰＵ１からのパラレルデ−タはシ
リアルデ−タ出力回路（パラレル／シリアル変換回路）
７内の図２に示すシフトレジスタに格納される。図２に
おいては上記パラレルデ−タ長を７ビットとしシフトレ
ジスタを８ビットとしている。上記ＣＰＵ１からのデ−
タはシフトクロック信号によりシリアルに読み出されク
ロック信号列内に挿入されて送信されるので、デ−タを
クロック信号から区別するためのデ−タマ−クが必要で
ある。このデ−タマ−クには予め定めたコ−ドを発生さ
せて用いることができるが、本実施例では上記シリアル
デ−タの前のクロック信号を部分的に欠落させるように
してデ−タマ−クとし、経路構成を簡単化している。

【０００９】上記シフトクロック信号はクロック回路９
より供給される。クロック回路９はこの他に連続するク
ロック信号と切替信号とを生成する。出力切替回路８は
上記シフトクロック信号とクロック信号を上記切替信号
に応じて切替て出力する。図３は上記出力切替回路８の
一例であり、ナンド回路８１に入力された上記シリアル
デ−タと同８２に入力されたクロック信号の一方が切替
信号により選択されクロック／シリアルデ−タとして出
力される。

【００１０】図４は上記送信部３１の動作を示すタイミ
ングチャ−トであり、図５はこのタイミング動作に関わ
るクロック回路９の一例である。以下、図４を図５の動
作に関連付けて説明する。ＣＰＵ１からの書込み指令信
号によりフリップフロップ９１は信号Ｓ１を立ち上げ、
これに応じてナンド回路９２はクロック信号を信号Ｓ２
に示すように出力し、これよりフリップフロップ９３は
切替信号を生成する。また、ナンド回路９４は上記切替
信号とクロック信号よりシフトクロック信号を生成する
。

【００１１】上記シフトクロック信号によりシリアルデ
−タ出力回路７（図１）はシリアルデ−タを出力する。 上記シフトクロック信号内のクロック信号は上記切替信
号の立上りよりも１クロック分遅れるので、上記クロッ
ク／シリアルデ−タの始まりとクロック信号との間には
１クロック分の空きが生じる。この空隙部が上記デ−タ
マ−クとして用いられる。このデ−タマ−ク長は１ビッ
トに限る必要はなく数ビット長であってもよい。

【００１２】受信部４２は上記シリアルデ−タの受信し
終ると受信終了信号を送信してくるので送信部３１はこ
れを受信部４１を介して受信し、送信終了回路１０によ
り送信終了信号を発生する。これによりフリップフロッ
プ回路９１と９３はリセットされるので切替信号が反転
し、クロック／シリアルデ−タはデ−タからクロック信
号に切替られる。また、システム立ち上げ時にはＣＰＵ
１からリセット信号１がクロック回路９に印加されシス
テムをリセットする。

【００１３】次に図１の受信部４２の動作に付いて説明
する。上記クロック／シリアルデ−タは伝送路１５１を
介して受信部４２内のシリアルデ−タ入力回路（シリア
ル／パラレル変換回路）１４と分周回路１１に送られる
。分周回路１１はクロック回路１２が出力するクロック
原信号を分周して上記クロック／シリアルデ−タ内のデ
−タビット数に対応する同期クロック信号を生成する。 シリアルデ−タ入力回路１４は上記同期クロック信号を
用いてクロック／シリアルデ−タ内のシリアルデ−タを
格納し、ＣＰＵ２からの読み取り指令に応じて上記シリ
アルデ−タをパラレルに変換してＣＰＵ２に送付する。 図６はクロック回路１２の一例であり、水晶振動子によ
り安定な上記クロック原信号を発生する。

【００１４】図７は分周回路１１の一例、図８は分周回
路１１の動作を説明するタイミングチャ−トであり、一
例としてクロック原信号周波数が同期クロック信号周波
数の８倍として描かれている。このようにクロック原信
号周波数は必要な同期クロック信号周波数の整数倍に近
くなるように設定される。分周回路１１内の４ビットバ
イナリカウンタ１１１はクロック原信号を８分周して上
記同期クロック信号を生成する。

【００１５】また、クロック／シリアルデータのデ−タ
マ−ク部にてクロック信号が１サイクル以上抜けると４
ビットバイナリーカウンター１１１のカウントが８クロ
ック以上進むのでＤタイプフリップフロップ１１２のク
ロックに信号が入力され、その出力レベルを反転させて
４ビットバイナリーカウンター１１１のリセット信号ゲ
ートを閉じる。これにより次に受信終了信号が入力され
るまで同期クロック信号が出力される。図８のクロック
／シリアルデータのデ−タマ−ク部に「分周回路リセッ
ト」と示した部分が上記４ビットバイナリーカウンター
１１１のリセット信号であり、Ｓ３，Ｓ４，Ｓ５等はそ
れぞれ４ビットバイナリーカウンター１１１がクロック
原信号を逐次２分周していく途中の信号である。

【００１６】上記受信終了信号は受信デ−タカウント回
路１３により上記シリアルデ−タの取り込み終了時に発
生される。また、上記受信終了信号は送信部３２、受信
部４１等を介して送信部３１内の送信終了回路１０に伝
えられる。図１０は送信終了回路１０の一例である。送
信部３２は同３１と同様に常時はクロック信号を送信し
ている。送信終了回路１０はワンショット回路で構成さ
れその時定数がクロック信号周期より長く設定されてい
るので、その出力レベルは連続して入力されるクロック
信号によっては変化しない。しかし、このクロック信号
に上記受信終了信号が重畳されると出力レベルが反転し
、これが送信終了信号としてクロック回路９に伝えられ
て切替信号を反転させるのである。

【００１７】７ビットのシリアルデ−タは上記同期クロ
ック信号により図９に示すシリ／パラ回路１４内の８ビ
ットシフトレジスタ１４１に取り込まれ、８ビットのト
ライステ−トバッファ１４２に格納される。また、トラ
イステ−トバッファ１４２の８ビット目には割込みステ
−タスが書き込まれる。このトライステ−トバッファ１
４２の情報はＣＰＵ２からの読み取り指令により読み出
される。

【００１８】図１１は受信デ−タカウント回路１３の一
例である。カウンタ１３１は同期クロック信号をシリア
ルデ−タの固定長ビット数をカウントして受信終了信号
を発生する。カウンタ１３１のハイまたはロ−レベルが
この受信終了信号レベルに該当する。また、ＣＰＵ２は
受信デ−タカウント回路１３にシステム立ち上げ時のリ
セット信号およびデ−タの受け取りを拒否する場合には
割込みマスク信号を送信し、これを受付けるときには割
込みマスク信号を送信する。受信デ−タカウント回路１
３内のフリップフロップ１３１、同１３２とナンド１３
３は上記割込みマスク信号、割込みマスク信号および割
込みステ−タス信号より割込み要求信号を生成してＣＰ
Ｕ２に送る。ＣＰＵ２は上記割込み要求信号によりシリ
アルデ−タ入力回路１４のデ−タ格納動作の終了／未了
状態を知り、終了であればシリアルデ−タ回路１４に読
取り指令を送ってデ−タを読み取る。

【００１９】上記のようにしてＣＰＵ１からＣＰＵ２に
パラレルデ−タを伝送することができる、同様にして複
数のデ−タ処理装置間のデ−タ伝送を行うことができる
。上記実施例においては各ＣＰＵに対する入出力デ−タ
をパラレルとして説明した。しかしながら上記入出力デ
−タがシリアルの場合においては、送信部３１のシリア
ルデ−タ出力装置７と受信部４２のシリアルデ−タ入力
回路１４をそれぞれシリアル入力／シリアル出力形式に
変更することにより上記本発明の実施例と同様に動作さ
せることができる。

【００２０】

【発明の効果】本発明では、シリアル伝送装置の送信部
がデ−タ処理装置からのデ−タをシリアル化してクロッ
ク信号列内に挿入して送信し、相手側シリアルデータ伝
送装置の受信部は上記シリアルデータに付加されたデ−
タマ−クを検出して上記シリアルデータを受信するので
、シリアル伝送装置間を２本の一方向性伝送路により接
続してデータ伝送装置間のデ−タ転送を高速、経済的に
行うことができる。また、上記伝送路数が２本で済むた
め電気的絶縁が容易な光信号路を用いる際の経済性を高
めることができる。さらに、上記送信部はデ−タを送信
しないときにはクロック信号を送信するので、受信部は
デ−タ受信の前に自己の同期クロック信号を上記クロッ
ク信号に同期させておくことができ、これにより固定長
のシリアルデータを確実に受信することができる。

【００２１】さらに上記デ−タマ−クを例えば同期クロ
ック信号を欠落させることにより生成し、また、シリア
ルデータの受信終了時にはデ−タレベルをハイまたはロ
−レベルに固定することにより受信終了信号を生成し、
また、送信部は受信終了信号により送信信号をシリアル
デ−タからクロック信号に切替るので、シリアル伝送装
置の回路構成を簡単化し、同時にその信頼性を高めるこ
とができる。上記の本発明により、例えば制御用コンピ
ュ−タ間のデ−タ転送を光伝送路を用い、クロック信号
出力回路９のクロック信号周波数を４ＭＨＺクロック原
信号周波数を３２ＭＨＺとして、デ−タ転送速度４Ｍビ
ット／秒にて行うことができる。

【図面の簡単な説明】

【図１】本発明によるシリアルデータ伝送装置実施例の
全体システムを示すブロック図である。

【図２】図１におけるパラ／シリ（パラレル／シリアル
変換）回路７の回路図である。

【図３】図１における出力切替回路８の回路図である。

【図４】図１における送信部３１のタイミングチャ−ト
である。

【図５】図１におけるクロック回路９の回路図である。

【図６】図１におけるクロック原信号回路１２の回路図
である。

【図７】図１における分周回路１１の回路図である。

【図８】図１における受信部４２のタイミングチャ−ト
である。

【図９】図１におけるシリ／パラ（シリアル／パラレル
変換）回路１４の回路図である。

【図１０】図１における送信終了回路１０の回路図であ
る。

【図１１】図１における受信デ−タカウント回路１３の
回路図である。

【符号の説明】

１　　ＣＰＵ１ ２　　ＣＰＵ２ ７　　パラ／シリ（パラレル／シリアル変換）回路８　
　出力切替回路 ９　　クロック回路 １０　　送信終了回路 １１　　分周回路 １２　　クロック原信号回路 １３　　受信デ−タカウント回路 １４　　シリ／パラ（シリアル／パラレル変換）回路３
１　　送信部 ３２　　送信部 ４１　　受信部 ４２　　受信部 １１１　　４ビットバイナリカウンタ １１２　　Ｄタイプフリップフロップ １３１　　カウンタ １３２　　Ｄタイプフリップフロップ １３３　　フリップフロップ １４１　　８ビットシフトレジスタ １４２　　トライステ−トバッファ

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　複数のデ−タ処理装置間にて固定デ−
   タ長のシリアルデータを相互に送受信するために上記各
   デ−タ処理装置と伝送路間にそれぞれ接続される送信部
   と受信部とを備えたシリアルデータ伝送装置において、
   上記送信部はクロック信号発生手段と、上記クロック信
   号発生手段が出力するクロック信号に同期して上記シリ
   アルデータの始まりを示すデ−タマ−クを生成しこれを
   上記シリアルデータに付加して出力するシリアルデータ
   出力手段と、上記シリアルデータ出力手段が出力する上
   記デ−タマ−クと上記シリアルデータと上記クロック信
   号とを伝送路に出力する出力切替回路と、上記シリアル
   データの送信終了信号発生回路とを備え、また、上記受
   信部は上記クロック信号に同期する同期クロック信号を
   生成し上記デ−タマ−クを検出して上記同期クロック信
   号を出力する同期クロック発生手段と、上記固定デ−タ
   長を記憶して上記同期クロック発生手段が出力する同期
   クロック信号を計数し受信終了信号を発生する受信デ−
   タカウント回路と、上記受信終了信号を相手側の上記送
   信終了信号発生回路に送信する手段とを備えたことを特
   徴とするシリアルデータ伝送装置。
2. 【請求項２】　　請求項１において、上記同期クロック
   発生手段は上記同期クロック信号を欠落させてこれをデ
   −タマ−クとする手段を備えたことを特徴とするシリア
   ルデータ伝送装置。
3. 【請求項３】　　請求項１または２において、上記受信
   デ−タカウント回路は上記受信終了信号をハイまたはロ
   −の論理レベルに固定して生成するようにしたことを特
   徴とするシリアルデータ伝送装置。
4. 【請求項４】　　請求項１ないし３のいずれかにおいて
   、上記各シリアルデータ伝送装置の送信部と受信部はそ
   れぞれ単一の一方向性伝送路によりデ−タ伝送を行うこ
   とを特徴とするシリアルデータ伝送装置。
5. 【請求項５】　　請求項１ないし４のいずれかにおいて
   、上記各シリアルデータ伝送装置の送信部は、上記デ−
   タ処理装置からの書込み指令信号により上記デ−タマ−
   クを付加したシリアルデータを上記クロック信号内に挿
   入して送信するものであることを特徴とするシリアルデ
   ータ伝送装置。