JPH05102956A - 非同期シリアル通信におけるフレーム同期検出装置 - Google Patents

Abstract

(57)【要約】 【目的】非同期シリアル通信におけるデジタルデータの
読み取りの誤りを防止するためのフレーム同期検出装置
を提供する。 【構成】データの送信開始のタイミングを知る手段とし
て、フレーム信号を検出するフレーム同期検出部１２を
設け、受信データ１０１にクロック信号１１２が同期し
ていることを知る手段として、クロック信号発生部１１
からのロック信号１１１を監視するロックエラー検出部
１５を設け、フレーム信号が検出されると共にロックエ
ラーが検出されなかったときにのみ、フレーム検出信号
１３１をフレーム検出信号阻止部１３から送出させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、無線通信等によって行
われる非同期シリアル通信に係り、より詳細には、フレ
ーム信号の検出を行うフレーム同期検出装置に関する。

【０００２】

【従来の技術】構内無線ハンディターミナル等のよう
に、無線を用いてデジタルデータを送信する装置の場
合、デジタルデータとクロックとを同時に送信すること
ができない。そのため送信側においてはデジタルデータ
のみを送信し、受信側では、図３に示すように、デジタ
ルＰＬＬ回路９１を用いて、受信したデジタルデータ９
０に基づいたクロック９２を生成し、このクロック９２
に従ってデジタルデータ９３の読み込みを行っている。

【０００３】またデジタルデータの送信においてはその
伝送の信頼性を高めるため、送信されるデジタルデータ
はフレーム単位に分割されていて、各フレームデータ
は、フレームデータの送信開始を示すフレーム信号に引
き続いて送信される。そのためフレーム信号の検出を行
うフレーム同期回路９４を設け、フレーム信号が検出さ
れたときには、データの読み込み開始を出力９５により
指示する構成を採用していた。

【０００４】

【発明が解決しようとする課題】上記デジタルＰＬＬ回
路９１は、図４に示すように、デジタルデータ９０ａに
対してクロック９２ａを生成すると共に、遅延されたデ
ジタルデータ９３ａを生成する。またフレーム同期回路
９４は、クロック９２ａの立ち上がりエッジに同期して
遅延されたデジタルデータ９３ａの読み込みを行うこと
によりフレーム信号の検出を行う。

【０００５】しかし混信等が生じた場合では、図５に示
すように、受信されたデジタルデータ９０ｂの位相に乱
れが生じ、位相同期の外れたクロック９２ｂがデジタル
ＰＬＬ回路９１によって生成されることとなる。

【０００６】またフレーム同期回路９４は、このクロッ
ク９２ｂに基づいて遅延されたデジタルデータ９３ｂの
読み込みを行う。そのため同期の外れたクロック９２ｂ
に基づいてフレーム信号検出を示す出力９５が送出され
ることとなり、この出力９５に従って開始されたデジタ
ルデータの読み取りにおいては、クロック９２ｂがデジ
タルデータ９３ｂに同期していないため、読み取られた
デジタルデータは間違ったデータになるという問題が生
じていた。

【０００７】本発明は上記課題を解決するため着想され
たものであり、その目的は、デジタルデータの読み取り
の誤りを防止することのできる非同期シリアル通信にお
けるフレーム同期検出装置を提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
本発明の非同期シリアル通信におけるフレーム同期検出
装置は、受信データに同期したクロック信号を生成する
と共に、このクロック信号が受信データに同期したこと
を示すロック信号を送出するクロック信号発生部と、ク
ロック信号に基づいて受信データに現れるフレーム信号
の検出を行うことにより、フレーム検出信号を生成する
フレーム同期検出部と、フレーム同期検出部がフレーム
信号の検出を行っている期間内にロック信号がロック外
れを示すときには、エラー信号を送出するロックエラー
検出部と、エラー信号が送出されるときにはフレーム検
出信号の送出を停止するフレーム検出信号阻止部とを備
えた構成を用いる。

【０００９】

【作用】非同期シリアル通信において誤り無くデータの
受信を行うためには、受信データに同期したクロック信
号が不可欠であると共に、受信すべきデータの送信開始
のタイミングを知る必要がある。これら２つの条件の双
方が成立しない場合にはデータ誤りとなる。

【００１０】そのためデータの送信開始のタイミングを
知る手段として、フレーム同期検出部を設けることによ
ってフレーム信号の検出を行わせ、受信データにクロッ
ク信号が同期していることを知る手段として、ロックエ
ラー検出部を設けることによりクロック信号発生部から
のロック信号の監視を行わせている。そしてフレーム信
号が検出されると共にロックエラーが検出されなかった
ときにのみ、フレーム検出信号がフレーム検出信号阻止
部から送出される。

【００１１】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。

【００１２】図１は、本発明の一実施例の電気的構成を
示すブロック図である。

【００１３】図において、図示されていない受信部によ
り受信されたデジタルデータである受信データ１０１
は、デジタルＰＬＬ回路により構成されたクロック信号
発生部１１に導かれており、このクロック信号発生部１
１によって生成されたクロック信号１１２および遅延さ
れた受信データ１１３は、シリアルパラレル変換部１４
（ＣＰＵチップ内に設けられている）とフレーム同期検
出部１２とに与えられている。

【００１４】またクロック信号発生部１１によって生成
され、受信データ１０１にクロック信号１１２が同期し
ていることを示すロック信号１１１は、３１個のラッチ
回路ＳＨ１〜ＳＨ３１により構成されたシフトレジスタ
のデータ入力（ラッチ回路ＳＨ１のＤ）に導かれてお
り、各ラッチ回路ＳＨ１〜ＳＨ３１のそれぞれの出力Ｑ
は、３１ビットの負論理入力を有するＡＮＤ回路１５１
の各入力に接続されている。そして各ラッチ回路ＳＨ１
〜ＳＨ３１のクロック入力ＣＫにはクロック信号１１２
が与えられている。

【００１５】フレーム同期検出部１２から送出される出
力であり、フレーム信号の検出を示すフレーム検出信号
１２１と、ＡＮＤ回路１５１の出力であるエラー信号１
５２とは、ＡＮＤ回路により構成されたフレーム検出信
号阻止部１３の２つの入力に導かれており、このフレー
ム検出信号阻止部１３の出力はシリアルパラレル変換部
１４に送出されている。シリアルパラレル変換部１４で
は、フレーム検出信号阻止部１３の出力をトリガとして
シリアルデータをパラレルデータに変換し、その出力を
図示されていない信号処理部に送出している。

【００１６】以上の構成において、ロックエラー検出部
１５は、ラッチ回路ＳＨ１〜ＳＨ３１により構成された
シフトレジスタとＡＮＤ回路１５１とによる構成となっ
ている。またフレーム信号は３１ビットの特定データに
より構成されている。

【００１７】図２は主要信号の波形を示すタイミングチ
ャートである。必要に応じて同図を参照しつつ、以下に
本発明の一実施例の動作について説明する。

【００１８】クロック信号発生部１１は、導かれた受信
データ１０１（図２においてはＳ１１として示す）に同
期したクロック信号１１２（図２においてはＣＫ１１に
より示す）を生成する。またこの生成したクロック信号
１１２（ＣＫ１１）の立ち下がりエッジによって受信デ
ータ１０１（Ｓ１１）をサンプリングし、サンプリング
した信号を遅延された受信データ１１３（図２ではＳ１
２により示す）として出力する。そしてクロック信号１
１２が受信データ１０１に同期しているときには、ロッ
ク信号１１１にＬレベルＬ１１を出力し、同期が外れた
ときにはＨレベルＨ１１を送出する。

【００１９】一方、シリアルパラレル変換部１４は、ク
ロック信号１１２の立ち上がりエッジに同期（時刻Ｔ１
１）して遅延された受信データ１１３の読み込みを行
い、ロックエラー検出部１５は、クロック信号１１２の
立ち上がりエッジに同期してロック信号１１１の読み込
みを行う。

【００２０】いまフレーム信号の最初のビットが、時刻
Ｔ１２において受信データ１０１に現れ、時刻Ｔ１３に
おいてフレーム信号の最後のビットが送出されるとする
（遅延された受信データ１１３としては、期間ｔ１２に
おけるデータとなる）。また時刻Ｔ１２から時刻Ｔ１３
の期間ｔ１１においては混信等の悪条件の発生が無かっ
たため、クロック信号１１２は常に受信データ１０１に
同期して生成されたとする。

【００２１】上記条件においては、期間ｔ１１において
ロック信号１１１は常にＬレベルＬ１２に保たれる。そ
のためシフトレジスタの各ラッチ回路ＳＨ１〜ＳＨ３１
の出力Ｑはその全てがＬレベルとなるので（期間ｔ１１
はクロック信号１１２の３１クロック期間となる）、エ
ラー信号１５２は、時刻Ｔ１３には必ずＨレベルＨ１２
となる。

【００２２】またフレーム同期検出部１２は、クロック
信号１１２の時刻Ｔ１３における立ち上がりエッジに同
期して、フレーム信号の最後のビットの読み取りを行う
ことから、読み取りの完了となったときには、フレーム
検出信号１２１には、フレーム信号の検出を示すＨレベ
ルＨ１３が送出される。そのためフレーム検出信号阻止
部１３の出力１３１には、フレーム信号の検出を示す信
号であり、データの読み取りの開始を指示する信号であ
るＨレベルＨ１４が現れ、シリアルパラレル変換部１４
にデータの読み取りの開始の指示を与える。この開始の
指示が与えられたシリアルパラレル変換部１４は、時刻
Ｔ１３以後において、遅延された受信データ１１３の読
み取りを開始する。

【００２３】またフレーム信号が、時刻Ｔ１４から時刻
Ｔ１５に到る期間ｔ１３において送出されたとし、この
ときには混信が生じて受信データ１０１のエッジの位相
が乱れたために、クロック信号発生部１１はロック信号
１１１に同期の外れを示すＨレベルＨ１５、Ｈ１６を送
出したとする。また遅延された受信データ１１３は、ク
ロック信号１１２の同期外れが生じたにも関わらず、期
間ｔ１３におけるレベルは、その全てがデータ０を示す
ＬレベルＬ１３になっているとする。

【００２４】上記条件において時刻Ｔ１５となったと
き、フレーム同期検出部１２は、３１ビットの特定デー
タの読み込みを行ったため、フレーム信号の検出を示す
ＨレベルＨ１７をフレーム検出信号１２１として送出す
る。

【００２５】一方、ロックエラー検出部１５におけるシ
フトレジスタでは、３１個のラッチ回路ＳＨ１〜ＳＨ３
１のうち、少なくとも１つ以上のラッチ回路が、ロック
信号１１１に現れたＨレベルＨ１５、Ｈ１６を記憶して
いるため、ＡＮＤ回路１５１の入力の全てがＬレベルと
はならない。その結果エラー信号１５２のレベルは時刻
Ｔ１５になったときにもＬレベルＬ１４に留まることと
なり、出力１３１は、フレーム検出信号１２１にＨレベ
ルＨ１７が現れたにも関わらずＬレベルＬ１５が続くこ
ととなって、シリアルパラレル変換部１４はデータの読
み込みを開始しない。つまり同期外れのクロック信号１
１２（ＣＫ１２）に基づくデータの読み込みが開始され
ない。

【００２６】なお本発明は上記実施例に限定されず、フ
レーム信号については３１ビットの特定データにより構
成した場合について説明したが、その他のビット数とし
て、例えば７ビット、あるいは１５ビット、あるいは６
３ビット等の任意のビット数とする構成が可能である
（このときにはシフトレジスタのラッチ回路数をフレー
ム信号のビット数に一致させた構成とする）。

【００２７】またフレーム信号としてはデータの０が連
続する構成とした場合について説明したが、その他のデ
ータ構成として、例えばデータの１が連続する構成、あ
るいはデータの０と１とが混在する構成等とすることが
可能である。

【００２８】

【発明の効果】本発明に係る非同期シリアル通信におけ
るフレーム同期検出装置は、データの送信開始のタイミ
ングを知る手段としてフレーム同期検出部を設けると共
に、受信データにクロック信号が同期していることを知
る手段としてロックエラー検出部を設け、フレーム信号
が検出されると共にロックエラーが検出されなかったと
きにのみフレーム検出信号阻止部からフレーム検出信号
を送出させているため、受信データに同期したクロック
信号が生成され、且つ受信すべきデータの送信開始の指
示があったときにのみデータの受信が行われるので、デ
ジタルデータの読み取りにおける読み取りエラーを防止
することが可能になるといった効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例の電気的構成を示すブロック
図である。

【図２】主要信号の波形を示すタイミングチャートであ
る。

【図３】従来技術の電気的構成を示すブロック図であ
る。

【図４】従来技術において、受信データにクロック信号
が同期している場合の波形を示すタイミングチャートで
ある。

【図５】従来技術において、受信データにクロック信号
が同期しなかった場合の波形を示すタイミングチャート
である。

【符号の説明】

１１ クロック信号発生部 １２ フレーム同期検出部 １３ フレーム検出信号阻止部 １５ ロックエラー検出部 １０１ 受信データ １１１ ロック信号 １１２ クロック信号 １２１ フレーム検出信号 １５２ エラー信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 受信データに同期したクロック信号を生
   成すると共に、このクロック信号が前記受信データに同
   期したことを示すロック信号を送出するクロック信号発
   生部と、 前記クロック信号に基づいて前記受信データに現れるフ
   レーム信号の検出を行うことにより、フレーム検出信号
   を生成するフレーム同期検出部と、 このフレーム同期検出部がフレーム信号の検出を行って
   いる期間内に前記ロック信号がロック外れを示すときに
   は、エラー信号を送出するロックエラー検出部と、 前記エラー信号が送出されるときには前記フレーム検出
   信号の送出を停止するフレーム検出信号阻止部とを備え
   たことを特徴とする非同期シリアル通信におけるフレー
   ム同期検出装置。