JP2004214851A - デジタルデータ送信および受信回路装置 - Google Patents
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Abstract
【課題】不要輻射やノイズの発生源となる要素を抑制しつつ、転送レートや必要なデータの送信タイミングを自由に設定でき、かつ、複雑な復調回路や特別な信号を必要としない半導体回路装置を提供することを目的とする。
【解決手段】正弦波を発生する正弦波発生手段と、該正弦波発生手段により発生される正弦波を基準電圧に対して正または負の半波信号として出力する半波整流手段と、該半波整流手段から出力される信号とデジタルデータとを入力し、入力されたデジタルデータの各ビットに対応した正または負の半波信号からなる信号を生成するデジタルデータ変換手段と、該デジタルデータ変換手段により変換された信号を出力する出力手段とにより、不要輻射等を抑制しつつ、転送レートや送信タイミングを自由に設定でき、かつ、複雑な復調回路や特別な信号を必要としない半導体回路装置を提供することを目的とする。
【選択図】 図1
【解決手段】正弦波を発生する正弦波発生手段と、該正弦波発生手段により発生される正弦波を基準電圧に対して正または負の半波信号として出力する半波整流手段と、該半波整流手段から出力される信号とデジタルデータとを入力し、入力されたデジタルデータの各ビットに対応した正または負の半波信号からなる信号を生成するデジタルデータ変換手段と、該デジタルデータ変換手段により変換された信号を出力する出力手段とにより、不要輻射等を抑制しつつ、転送レートや送信タイミングを自由に設定でき、かつ、複雑な復調回路や特別な信号を必要としない半導体回路装置を提供することを目的とする。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、デジタルデータの送受信に用いられるデジタルデータ送信および受信回路装置に関する。
【0002】
【従来の技術】
従来、デジタル回路において、信号を送受信する方法としては、例えば、調歩同期方式を前提としたシリアルUART(UART:Universal Asynchronous Receiver Transmitter)を用いた方式やPLL(PLL:Phase Locked Loop)によるクロック再生を前提としたSPDIF(SPDIF:Sony Philips Digital−Audio Interface)方式(例えば、特許文献1参照。)、ワード信号とビットクロック信号とデータ信号とをセットにした3線シリアル通信方式、キャリア周波数を用いて位相変調を行うn相PSK(PSK:Phase Shift Keying)方式などが提案されている。
【0003】
【特許文献1】
特開2001−251284号公報(第3頁−13頁、第9図)
【0004】
【発明が解決しようとする課題】
しかし、特にUART方式やSPDIF方式では、デジタル信号の伝送に伴って生ずる不要輻射の問題がある。また、UART方式では、転送レートが予め決められているために、データ伝送レートを動的に可変できる自由度が低く、3線シリアル方式では、端子数が多くなり、n相PSK方式では、複雑でかつ大規模な変調回路が必要になるという問題点もある。
そこで、本発明は、上述した問題点に鑑みてなされたものであって、転送レートや必要なデータの送信タイミングを自由に設定でき、かつ、複雑な復調回路や特別な信号を必要とせず、不要輻射やノイズの発生源となる要素を抑制できるデジタルデータ送信および受信回路装置を提供することを目的とする。
【0005】
【課題を解決するための手段】
前記課題を解決するため、本発明は、以下の手段を提案している。
請求項1に係る発明は、周期波を発生する周期波発生手段と、該周期波発生手段により発生される周期波を基準電圧に対して正または負の半波信号として出力する整流手段と、該整流手段から出力される信号を入力されたデジタルデータの1,0ビットに対応して正または負の半波信号に変換するデジタルデータ変換手段と、該デジタルデータ変換手段により変換された信号を出力する出力手段とを有するデジタルデータ送信回路装置を提案している。
この発明によれば、周期波発生手段の作動により、所定の周波数および振幅を有する周期波が発生する。発生した周期波は整流手段に入力され、整流手段の作動により、正の半波信号と負の半波信号が生成される。これらの半波信号とデジタルデータがデジタルデータ変換手段に入力され、デジタルデータ変換手段の作動により、デジタルデータの1,0ビットに対応した半波信号が生成され、この信号が出力手段の作動により受信回路へ出力される。
【0006】
請求項2に係る発明は、請求項1に記載された半導体回路装置について、前記周期波発生手段と異なる振幅の周期波を発生する同期信号用周期波発生手段と、前記整流手段から出力されるデジタルデータ列の先頭を示す同期信号のタイミングに対応して正または負の半波信号からなる信号を前記同期信号用周期波発生手段が発生する同期信号用周期波に基づいて生成する同期信号変換手段と、前記デジタルデータ変換手段の出力と同期信号変換手段の出力とを合成する信号合成手段とを有するデジタルデータ送信回路装置を提案している。
この発明によれば、同期信号用周期波発生手段の作動により、周期波発生手段とは振幅の異なる周期波が発生する。発生した周期波は整流手段に入力され、整流手段の作動により、正の半波信号と負の半波信号が生成される。これらの半波信号と同期信号とが同期信号変換手段に入力され、同期信号変換手段の作動により、同期信号用周期波発生手段が発生する同期信号用周期波に基づいた半波信号が生成される。この信号は、デジタルデータ変換手段の出力信号と信号合成手段により合成され、合成された信号が出力手段の作動により受信回路へ出力される。
【0007】
請求項3に係る発明は、請求項2に記載された半導体回路装置について、前記同期信号用周期波発生手段が前記周期波発生手段と異なる周波数の周期波を発生するデジタルデータ送信回路装置を提案している。
この発明によれば、同期信号用周期波発生手段の作動により、周期波発生手段とは周波数の異なる周期波が発生する。発生した周期波は整流手段に入力され、整流手段の作動により、正の半波信号と負の半波信号が生成される。これらの半波信号と同期信号とが同期信号変換手段に入力され、同期信号変換手段の作動により、同期信号用周期波発生手段が発生する同期信号用周期波に基づいた半波信号が生成される。この信号は、デジタルデータ変換手段の出力信号と信号合成手段により合成され、合成された信号が出力手段の作動により受信回路へ出力される。また、同期信号用周期波発生手段を用いて、波長の異なる正と負の半波信号の結合により同期信号を表すことができる。
【0008】
請求項4に係る発明は、請求項1または請求項3のいずれかに記載されたデジタルデータ送信回路装置について、前記同期信号用周期波発生手段により発生される周期波が正弦波であるデジタルデータ送信回路装置を提案している。
この発明によれば、周期波として用いられる信号が正弦波であるため、不要輻射やノイズの発生を効果的に防止することができる。
【0009】
請求項5に係る発明は、前記デジタルデータ送信回路装置から送信された信号を受信するデジタルデータ受信回路装置であって、受信信号を基準電圧に対して正または負の閾値と比較する比較器と、該比較器から出力されたパルス信号を入力し、データを再生するフィリップフロップ回路と、前記比較器から出力されたパルス信号からクロック信号を生成するAND回路と、前記フィリップフロップ回路およびAND回路の出力信号を入力して、デジタルデータを生成するシフトレジスタ回路とを備えたデジタルデータ受信回路装置。を提案している。
この発明によれば、入力信号を正と負の閾値を有する比較器によって、比較することにより、2種類の抽出パルス信号を得ることができる。このパルス信号をフィリップフロップ回路に入力するとデータを再生することができる。このデータ信号と、パルス信号から生成したクロック信号とをシフトレジスタに入力すれば、所望のシリアルデータを受信することができる。
【0010】
請求項6に係る発明は、請求項5に記載されたデジタルデータ受信回路装置について、入力信号に含まれる同期信号を検出する同期信号検出手段と、該検出された同期信号と前記AND回路の出力信号とを入力しラッチ信号を生成するタイミング生成回路と、前記シフトレジスタ回路の出力信号と該タイミング生成回路の出力信号とを入力して、デジタルデータを出力するラッチ回路とを備えたデジタルデータ受信回路装置。を提案している。
この発明によれば、同期信号検出手段の作動により、入力信号に含まれる同期信号が検出される。検出された同期信号は、AND回路の出力とともにタイミング生成回路に入力されラッチ信号が生成される。生成されたラッチ信号は、シフトレジスタ回路の出力信号とともに、ラッチ回路に入力され、所望のデジタルデータを受信することができる。
【0011】
【発明の実施の形態】
以下、本発明の実施形態に係るデジタルデータ送信および受信回路装置について図1から図14を参照して詳細に説明する。なお、周期波としては、正弦波または三角波等、何でもよいが、以下、実施形態の説明においては、周期波を正弦波として説明する。
本発明の第1の実施形態に係るデジタルデータ送信および受信回路装置は、信号を3値の形式で出力する送信回路である。ここで、3値とは、回路の電源電圧をVdとしたときに、デジタルデータの「1」がVdレベルに、「0」がGNDレベルに、データの伝送が行われていないときがバイアスレベル(Vd/2)に相当することを意味する。
【0012】
本発明の第1の実施形態に係る半導体回路装置は、図1に示すように正弦波発生回路1と、制御回路2と、基準電圧生成回路3と、セレクター回路4とを備えている。正弦波発生回路1は後述する制御回路2からのパラメータを入力して、所望の周波数やレベルを持つ正弦波を発生するとともに、内蔵する整流回路により、正弦波を正または負の半波の連続する信号として出力する。
制御回路2は、正弦波発生回路1に発生する正弦波に関するパラメータを出力して、正弦波発生回路1の出力を制御するとともに、デジタルデータを入力して、デジタルデータを構成する各ビットに対応して、後述するセレクター回路4を制御する。基準電圧生成回路3は、(各半波信号により形成される)出力信号の基準電圧を生成する回路である。セレクター回路4は、入力されるデジタルデータや図示しない同期信号に応じて、正弦波発生回路1から入力される所定周波数、所定レベルの正または負の半波信号を出力に割り付ける機能を有する。
【0013】
本発明の第1の実施形態に係るデジタルデータ送信および受信回路装置による信号生成のしくみを図3を用いて説明すると、制御回路2は、まず、所定の周波数およびレベルを正弦波発生回路1にセットし、正弦波発生回路1は、これに応じて適切な正弦波を発生させる(図3(a)参照)。発生した正弦波は、正弦波発生回路1内の整流回路により、正の半波(図3(a)の実線波形)と負の半波(図3(a)の点線波形)とに分離されて、セレクター回路4に出力される。
一方、制御回路2には、デジタルデータが入力されており、制御回路2は、システムクロック(図3(c)参照)とデジタルデータ(図3(b)参照)に基づいて、セレクター回路4を制御する信号を生成して出力する。セレクター回路4は、制御回路2から入力した制御信号に基づいて、正弦波発生回路1から入力した正または負の半波信号を切り換えて、デジタルデータに対応した半波信号からなるデータ信号を生成する(図3(d)参照)。
【0014】
本発明の第1の実施形態に係るデジタルデータ送信および受信回路装置に対する受信回路は、図2に示すように、基準電圧に対して高い電圧値を閾値(以下、正の閾値という。)とするコンパレータ回路11aと、基準電圧に対して低い電圧値を閾値(以下、負の閾値という。)とするコンパレータ回路11bと、SR−FF(SR−FF:Set Reset Flip−Flop)回路12と、AND回路13と、シフトレジスタ回路14とから構成されている。
コンパレータ回路11a、11bは、送信回路から入力されるデータ信号をそれぞれの閾値と比較して、その結果をパルス信号として出力する。SR−FF回路12は、コンパレータ回路11a、11bからの検出パルスをそれぞれ入力してデータ再生を行う順序回路である。AND回路13は、コンパレータ回路11a、11bからの検出パルスの論理積からクロック信号(PCK)を抽出する。シフトレジスタ回路14は、SR−FF12から出力されるデータ再生信号とAND回路13から出力されるクロック信号(PCK)とを入力して、シリアル信号を順次取り込む。
【0015】
本発明の第1の実施形態に係るデジタルデータ送信および受信回路装置からの信号を受信回路において受信し、復調するしくみを図4を用いて説明する。送信回路から出力されたデータ信号(図4(a)参照)は、コンパレータ回路11a、11bに入力される。コンパレータ回路11a、11bには、それぞれ予め決められた値の正または負の閾値が設けられており、この閾値と入力されるデータ信号とが比較されて、その結果がパルス信号として出力される(図4(b)および(c)参照。ただし、これらの信号はLアクティブである。)。なお、出力パルスを以下、H抽出パルスおよびL抽出パルスという。これらの抽出パルスは、もとのデジタルデータにおけるデータビットの「1」または「0」に対応するものである。
【0016】
出力されたH抽出パルスは、SR−FF回路12のセット端子に入力され、L抽出パルスは、リセット端子に入力される。SR−FF回路12はセット端子にLレベルの信号が入力されると、次に、リセット端子にLレベルの信号が入力されるまで、Hレベルを維持した信号が出力されるため、図4の実施例では、その出力は、図4(e)のようになる。
一方で、H抽出パルスおよびL抽出パルスは、AND回路13に入力され、クロック信号(PCK)が抽出される(図4(d)参照。)。抽出されたクロック信号(PCK)は、SR−FF回路12の出力信号とともに、シフトレジスタ回路14に入力されて、SR−FF回路12の出力信号がクロック信号(PCK)のタイミングによって、シフトレジスタ回路14に取り込まれる(図4(f)参照。)。
【0017】
本発明の第1の実施形態によれば、ビットデータを伝送するレートや連続性はビット単位に自由度がある。また、受信回路側においては、コンパレートレベルや受信するパルス幅およびパルス間の間隔を回路や回路の製造プロセスにおけるさまざまな要因を考慮した上での最高動作速度範囲内において動的に追従させることができる。すなわち、好きなタイミングや自由なレートでバースト的にデータを転送しても特に問題はない、という特徴を有している。
【0018】
次に、本発明の第2の実施形態について説明する。
一般に、シリアルデータを伝送するためには、データワードやデータフレームの先頭を識別可能にする必要がある。これを実現するための一般的な方法として、これらの情報を同時に通信する方法がある。本実施形態においては、この同期信号をデータに重畳して、伝送する方法について説明する。
【0019】
本発明の第2の実施形態に係る送信回路は、図5に示すように、第1の実施形態に対して、同期信号生成回路5を付加した構成になっている。同期信号生成回路5は、フォーマットで定義される各データフレームやワード等の先頭を示す同期信号を生成し、これをセレクター回路4に出力する回路である。正弦波発生回路1は、本実施形態においては、周波数が同一でレベルの異なる2つ正弦波を発生する。正弦波発生回路1の制御は、第1の実施形態と同様に制御回路2が行い、同期信号に対応する半波波形の選択はセレクター回路4が行う。
また、本実施形態に係る受信回路は、図6に示すように、第1の実施形態に対して、同期検出回路15、タイミング生成回路16、パラレル信号ラッチ回路17を付加した構成になっている。同期検出回路15は、コンパレータ回路11a、11bとは異なる閾値を有しており、送信回路から入力される信号とこの閾値を比較して、入力信号の中から同期信号を検出する回路である(図8(a)参照)。
【0020】
タイミング生成回路16は、同期検出回路15から出力される同期信号とAND回路13から出力されるクロック信号(PCK)を入力して、パラレル信号ラッチ回路17にタイミング信号(ラッチ信号)を出力する回路である。具体的には、タイミング生成回路16は、図8(a)に示すように、カウンタ18aとデコーダ19aとから構成されている。カウンタ18aのリセット端子には、同期検出回路15から抽出された同期信号が入力されており、データ信号から抽出されたクロック信号(PCK)を所定数カウント(図8(b)では、8ビット)した後、同期信号の検出タイミングでリセットされるようになっている(図8(b)参照)。
デコーダ19aは、カウンタ18aからの信号を入力し、必要な単位のビット数毎(図8(b)では、8ビット)にラッチ信号(図8(b)のLD信号)をパラレル信号ラッチ回路17に出力する。パラレル信号ラッチ回路17は、シフトレジスタ回路14から入力されるパラレル信号を一時保持し、タイミング生成回路16から入力されるラッチ信号により、例えば、ワード単位で出力する。
【0021】
本実施形態によれば、図7に示すように、送信回路の出力信号には、データ信号を示す3値のほかに、データ「1」よりも高いレベル(例えば、2倍)を設定し、これを同期信号に割り当てている。また、その周期は、データビットと同一である。したがって、受信回路側にデータ信号とは異なる第3の閾値を設けておけば、容易に同期信号を検出することができる。
【0022】
次に、本発明の第3の実施形態について説明する。
本実施形態は、第1の実施形態に対して、送信回路の正弦波発生回路1がデータ信号の周波数とは異なる周波数の正弦波を発生し、受信回路側の同期検出回路15には、図10(a)に示すカウンタ18bとデコーダ19bとを備えている点において相違している。図9に示す実施例では、データ信号の正弦波よりも周期が長く、しかもレベルがデータ「1」の振幅と同じである信号を制御回路2の制御に基づいて、正弦波発生回路1において発生させ、同期信号生成回路5から入力される同期信号に対応して、これを同期信号に割り当てている。
同期検出回路15内のカウンタ18bは、クロック信号(PCK)がノンアクティブである期間をマスタークロックで計数して、クロック信号(PCK)がアクティブになると計数値をリセットするようになっている。同期信号を検出するための計数値Nは、理論的には、同期信号のパルス幅nTであるが、実際には、レベル検出におけるコンパレータの閾値の誤差やコンパレータの出力誤差、データ信号とマスタークロックの非同期による誤差等を吸収するために、計数値Nは、T<N<nTの適当な値に設定されている。なお、ここで、Tはマスタークロックの周期である。
カウンタ18bで計数された計数値は、デコーダ19bに入力されて同期信号(SyncP)が出力される。なお、このとき、データワード中のビット間隔が第1値のレベル(すなわち、データ「1」でも「0」でもないレベル)でどれだけ空いても問題はない。検出された同期信号(SyncP)は、タイミング生成回路16のカウンタ18aに入力され、カウンタ18aおよびデコーダ19aにおいて、ワード単位にパラレルデータをラッチするラッチ信号が生成される。
【0023】
本実施形態においては、ワードは、8ビット単位になっており、そのためのタイミングは、同期信号(SyncP)でカウンタ18aをリセットした後に、データ信号とともに発生するクロック信号(PCK)で8まで計数したカウント値をデコードしたものを用いている。また、シフトレジスタ回路14からの出力信号をラッチするために必要なセットアップホールド時間を確保するために、デコーダ19aとパラレル信号ラッチ回路との間には、遅延回路が設けられている。なお、同期信号(SyncP)をパラレルデータのラッチ信号として用いれば、回路構成が簡略できるが、データ信号の後に同期信号を送信しないと、ラストデータを取りこぼすという問題があるため、そうした構成を採用することには問題がある。
本実施形態においては、データ通信していない領域と同期信号との識別は、データ検出用のコンパレータ回路11aにより可能である。また、データ信号の周期とは異なる、予め同期信号用に割り当てられた周期をタイマーで計測すれば、受信回路において、容易に同期信号を検出することができる。
【0024】
なお、この応用例として、例えば、8ビットの単位を1ワードとして、1ワードごとに同期信号を付加するような単純かつ冗長な通信方式であれば、同期信号用に新たな正弦波を割り当てることなく、実質的に同期信号を付加することもできる。例えば、有効なデータ列の間に、一定時間nT(ここで、Tはデータ1ビットの周期とする。)以上のデータのない区間を設けて、これを同期信号とする方法である。なお、この場合も、同期信号に対応する信号の生成はセレクター回路4により実行される。
この応用例についての受信回路は、図12(a)のようになっており、データ列の第1値レベル(すなわち、データ「1」でも「0」でもないレベル)の区間の長さがある一定間隔nTである場合に、これを同期信号として検出するようになっている。このため、クロック信号(PCK)がアクティブでない区間、すなわち、クロック信号(PCK)がHiレベルの区間をマスタークロックを用いて、カウンタ回路18cで計数すればよい。なお、マスタークロックには、データビット周期よりも高速な周波数のものが用いられる。
カウンタ回路18cで計数するN値は、データワード単位でデータを伝送する場合に、予めある一定以上の間隔を空けるように定められたnTの期間をマスタークロックで計数したときに計数される値を用いる。また、カウンタ回路18cは、クロック信号(PCK)がアクティブ(Lowレベル)になるとリセットされ、デコーダ19cから同期信号(SyncP)を発生するようになっている。なお、この場合には、データワードの伝送期間内に各ビットの間隔がnT以上空かないことが必要である。
【0025】
この方法では、受信回路がデータ検出用のコンパレータ回路がデータを検出しない連続した区間を内部タイマーで計測することにより、同期信号を検出することができる。ただし、この方法は、予め、データを通信するビットの周期が固定されている必要がある。しかし、この方法によれば、3値レベルだけでデータ信号と同期信号とをともに伝送できる利点がある。
【0026】
次に、本発明の第4の実施形態について説明する。
デジタルデータの送受信において、データ通信フォームを構成する場合、一般的なフレーム単位の構造だけでなく、異なる複数のチャンネルを用いたり、データやコマンドの種別など伝送するデータの種類やシステムの仕様によって、同期信号を複数使用したい場合がある。そのため、例えば、振幅レベルを細かく分けて、各レベルごとに異なった意味づけをした同期信号を割り当てたり、信号幅を細かく分けて、同様の割り付けを行うことも考えられるが、このような方法では、同期信号の数が増すごとに、回路規模が大きくなり、検出精度もある程度高いものが必要になるなどコストアップを避けられない。本実施形態における送信回路は、3値レベルの伝送方式で、様々な同期信号の識別を可能とするものである。
【0027】
本実施形態に係る送信回路内の正弦波発生回路1は、振幅や周波数の異なる様々な正弦波を発生する。本実施形態においては、同期信号に相当する信号が正の半波と負の半波とで構成されている。このとき、正の半波をデータ「1」に相当する閾値でコンパレートしたときのパルス幅をΔtH、同様に、負の半波に相当するパルス幅をΔtLとすると、例えば、ΔtH=ΔtLとΔtH<ΔtLとΔtH>ΔtLとで、同じ同期信号でも3種類の態様を表現できる。なお、マスタークロックの周期をT、復調された同期信号のパルス幅をΔtとしたとき、T<Δtである。また、このような同期信号に対応する信号の生成は、セレクター回路4により実行される。
【0028】
本実施形態における受信回路は、図14(a)のように構成されている。
カウンタ18dおよびデコーダ19dは、コンパレータ回路11aで検出される信号(図14(b)中、P+信号)のデータ「1」に相当する区間を計数し、ラッチ信号を出力する回路であり、カウンタ18eおよびデコーダ19eは、コンパレータ回路11bで検出される信号(図14(b)中、P−信号)のデータ「0」に相当する区間を計数し、ラッチ信号を出力する回路である。
図14(b)で、同期信号Sync2は、信号がレベル「1」の区間ΔtH=nで、信号がレベル「0」の区間ΔtL=mであり、同様に、同期信号Sync3は、ΔtH=m、ΔtL=n、図示しない同期信号Sync1は、ΔtH=ΔtLである。なお、n>m>Tの関係がある。なお、ここで、Tはマスタークロックの周期を示す。
【0029】
また、実際に計数する計数値は、前述のように、レベル検出におけるコンパレータの閾値の誤差やコンパレータの出力誤差、データ信号とマスタークロックの非同期による誤差等を吸収するために、間隔nおよびmを検出するための計数値n´およびm´は、n>n´>T,m>m´>Tの関係にある。デコーダ回路19d、19eは、計数値n´およびm´と、これらがTよりも大きいことを検知するデコード値の情報(図14(b)中、AおよびB信号)をP+信号およびP−信号のタイミングに合わせてラッチした信号としてデジタルコンパレータ20に出力する。
デジタルコンパレータ20では、A信号およびB信号から、(1)A=n´、B=m´であればΔtH>ΔtL、(2)A=m´、B=n´であればΔtH<ΔtL、(3)|A−B|<Tであれば ΔtH=ΔtLであることを判別する。なお、ΔtH=ΔtLであるか否かは、A、BがともにT以上であるため、その差分が規定のNよりも小さいか否かで検出することができる。
【0030】
図13は、上記の3つの態様を示している。受信回路においては、タイマーを用いて各パルス幅を計測し、正と負のパルス幅を比較することで、その同期信号がデータフレームの先頭を示しているのか、1chデータのワードの先頭を示しているのか、2chデータのワードの先頭を示しているのかというように、各態様の同期信号を識別することができる。なお、4種以上の同期信号を構成したい場合には、単純なパルス幅の大小関係だけでなく、ΔtHがΔtLに対して、どの程度大きいのかあるいは小さいのかを定義することにより、理論上は無限に種類を増やすことができる。
【0031】
本実施形態の応用例として以下のようなものも考えられる。
例えば,データ通信構造をフレーム単位で構築し、フレーム内を、サンプリング周波数fS=48kHzの1chPCMオーディオデータと制御信号とで構成して、フレーム周期1024fS(約21msec)で転送する場合、1フレーム期間内に1024個のサンプルを送信しなければならない。
この場合、通常の通信方式であれば、fS周期ごとに、各サンプルデータを規則正しく送ることが必要であるが、図10(b)のSync(3)+データのような構造であれば、フレーム内に送信するサンプルの個数さえ正しければ、時間軸上で圧縮された好きなタイミング、すなわち、送信側の処理状態により変動するタイミングで、サンプルを送信することができる。
また、データ用の同期信号Sync(3)と制御信号用の同期信号Sync(2)の識別が可能であることから、ミュートやボリュームの設定などの制御信号も決められたタイミングで重累するのではなく、必要な時に、必要なタイミングでデータの間に埋め込んで送信することができる。さらに、フレーム単位での処理に必要なフレーム同期信号Sync(1)も付加されているため、フレーム内での必要な処理と通信が完了された後は、次のフレームまでは何も通信されなくてもよく、これらのタイミングは、フレーム毎に異なっても問題ない。
【0032】
以上、図面を参照して本発明の実施の形態について詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、本実施形態においては、送信側で、デジタル信号の「1」および「0」に対応させる基本波形として正弦波を用いて説明したが、これに限らず、三角波や矩形波を時定数回路でなまらせたようなもの(図3(e)参照)のようなものを用いてもよい。但し、このような波形を用いる場合には、反転波形も同時に生成して3値レベルにバイアスされることが必要である。
【0033】
また、本実施形態においては、電源レベルVdとGNDレベルおよびVd/2を3値のレベルに割り当てたが、例えば、データ「1」に対応するレベルを+Vdに、データ「0」に対応するレベルを−Vdレベルに、データのないレベルをGNDレベルに割り当ててもよい。但し、本実施例のように構成した方が、コンパレート回路にオペアンプではなく、通常のインバータタイプのデジタル入力バッファ回路を用いて、その閾値をコントロールすることにより、安価に回路を構成できる利点がある。
また、第2の実施形態においては、同期信号用の半波波形として正転半波を用いる例を説明したが、これに代えて、反転半波を用いてもよい。但し、単電源で構成される回路においては、正転半波に限られる。
【0034】
【発明の効果】
以上のように、この発明によれば、同期信号を含めたシリアルデータ伝送が可能となることから、受信用のクロックはもとより、大規模な変復調回路が不要となり、回路のコストダウンが期待できるという効果がある。また、転送レートや送信タイミングを自由に設定できるため、自由度の高いデータ伝送回路を提供できるという効果がある。
【0035】
また、データ伝送に正弦波を用いることとしたので、矩形波によるデータ伝送では問題となる高調波成分により生ずる不要輻射やスイッチングによるノイズの発生を抑制することができる。そのため、他の回路に不必要な影響を及ぼすことがなく、高速のデータ伝送を実現できるという効果がある。
【図面の簡単な説明】
【図1】第1の実施形態に係る送信回路の構成図である。
【図2】第1の実施形態に係る受信回路の構成図である。
【図3】第1の実施形態に係る送信信号の変調波形を示す図である。
【図4】第1の実施形態に係る受信信号の復調波形を示す図である。
【図5】第2の実施形態に係る送信回路の構成図である。
【図6】第2の実施形態に係る受信回路の構成図である。
【図7】第2の実施形態に係る送信信号の変調波形を示す図である。
【図8】第2の実施形態に係る受信回路の構成図および受信信号の復調に関する波形を示す図である。
【図9】第3の実施形態に係る送信信号の変調波形を示す図である。
【図10】第3の実施形態に係る受信回路の構成図および受信信号の復調に関する波形を示す図である。
【図11】第3の実施形態についての応用例に関する送信信号の変調波形を示す図である。
【図12】第3の実施形態についての応用例に関する受信回路の構成図および受信信号の復調に関する波形を示す図である。
【図13】第3の実施形態に係る送信信号の変調波形を示す図である。
【図14】第3の実施形態に係る受信回路の構成図および受信信号の復調に関する波形を示す図である。
【符号の説明】
1・・・正弦波発生回路、2・・・制御回路、3・・・基準電圧生成回路、4・・・セレクター回路、5・・・同期信号生成回路、11a、11b・・・コンパレータ回路、12・・・SR−FF回路、13・・・AND回路、14・・・シフトレジスタ回路、15・・・同期検出回路、16・・・タイミング生成回路、17・・・パラレル信号ラッチ回路、18a、18b、18c、18d・・・カウンタ、19a、19b、19c、19d・・・デコーダ、20・・・デジタルコンパレータ、21・・・フレーム処理回路、
【発明の属する技術分野】
本発明は、デジタルデータの送受信に用いられるデジタルデータ送信および受信回路装置に関する。
【0002】
【従来の技術】
従来、デジタル回路において、信号を送受信する方法としては、例えば、調歩同期方式を前提としたシリアルUART(UART:Universal Asynchronous Receiver Transmitter)を用いた方式やPLL(PLL:Phase Locked Loop)によるクロック再生を前提としたSPDIF(SPDIF:Sony Philips Digital−Audio Interface)方式(例えば、特許文献1参照。)、ワード信号とビットクロック信号とデータ信号とをセットにした3線シリアル通信方式、キャリア周波数を用いて位相変調を行うn相PSK(PSK:Phase Shift Keying)方式などが提案されている。
【0003】
【特許文献1】
特開2001−251284号公報(第3頁−13頁、第9図)
【0004】
【発明が解決しようとする課題】
しかし、特にUART方式やSPDIF方式では、デジタル信号の伝送に伴って生ずる不要輻射の問題がある。また、UART方式では、転送レートが予め決められているために、データ伝送レートを動的に可変できる自由度が低く、3線シリアル方式では、端子数が多くなり、n相PSK方式では、複雑でかつ大規模な変調回路が必要になるという問題点もある。
そこで、本発明は、上述した問題点に鑑みてなされたものであって、転送レートや必要なデータの送信タイミングを自由に設定でき、かつ、複雑な復調回路や特別な信号を必要とせず、不要輻射やノイズの発生源となる要素を抑制できるデジタルデータ送信および受信回路装置を提供することを目的とする。
【0005】
【課題を解決するための手段】
前記課題を解決するため、本発明は、以下の手段を提案している。
請求項1に係る発明は、周期波を発生する周期波発生手段と、該周期波発生手段により発生される周期波を基準電圧に対して正または負の半波信号として出力する整流手段と、該整流手段から出力される信号を入力されたデジタルデータの1,0ビットに対応して正または負の半波信号に変換するデジタルデータ変換手段と、該デジタルデータ変換手段により変換された信号を出力する出力手段とを有するデジタルデータ送信回路装置を提案している。
この発明によれば、周期波発生手段の作動により、所定の周波数および振幅を有する周期波が発生する。発生した周期波は整流手段に入力され、整流手段の作動により、正の半波信号と負の半波信号が生成される。これらの半波信号とデジタルデータがデジタルデータ変換手段に入力され、デジタルデータ変換手段の作動により、デジタルデータの1,0ビットに対応した半波信号が生成され、この信号が出力手段の作動により受信回路へ出力される。
【0006】
請求項2に係る発明は、請求項1に記載された半導体回路装置について、前記周期波発生手段と異なる振幅の周期波を発生する同期信号用周期波発生手段と、前記整流手段から出力されるデジタルデータ列の先頭を示す同期信号のタイミングに対応して正または負の半波信号からなる信号を前記同期信号用周期波発生手段が発生する同期信号用周期波に基づいて生成する同期信号変換手段と、前記デジタルデータ変換手段の出力と同期信号変換手段の出力とを合成する信号合成手段とを有するデジタルデータ送信回路装置を提案している。
この発明によれば、同期信号用周期波発生手段の作動により、周期波発生手段とは振幅の異なる周期波が発生する。発生した周期波は整流手段に入力され、整流手段の作動により、正の半波信号と負の半波信号が生成される。これらの半波信号と同期信号とが同期信号変換手段に入力され、同期信号変換手段の作動により、同期信号用周期波発生手段が発生する同期信号用周期波に基づいた半波信号が生成される。この信号は、デジタルデータ変換手段の出力信号と信号合成手段により合成され、合成された信号が出力手段の作動により受信回路へ出力される。
【0007】
請求項3に係る発明は、請求項2に記載された半導体回路装置について、前記同期信号用周期波発生手段が前記周期波発生手段と異なる周波数の周期波を発生するデジタルデータ送信回路装置を提案している。
この発明によれば、同期信号用周期波発生手段の作動により、周期波発生手段とは周波数の異なる周期波が発生する。発生した周期波は整流手段に入力され、整流手段の作動により、正の半波信号と負の半波信号が生成される。これらの半波信号と同期信号とが同期信号変換手段に入力され、同期信号変換手段の作動により、同期信号用周期波発生手段が発生する同期信号用周期波に基づいた半波信号が生成される。この信号は、デジタルデータ変換手段の出力信号と信号合成手段により合成され、合成された信号が出力手段の作動により受信回路へ出力される。また、同期信号用周期波発生手段を用いて、波長の異なる正と負の半波信号の結合により同期信号を表すことができる。
【0008】
請求項4に係る発明は、請求項1または請求項3のいずれかに記載されたデジタルデータ送信回路装置について、前記同期信号用周期波発生手段により発生される周期波が正弦波であるデジタルデータ送信回路装置を提案している。
この発明によれば、周期波として用いられる信号が正弦波であるため、不要輻射やノイズの発生を効果的に防止することができる。
【0009】
請求項5に係る発明は、前記デジタルデータ送信回路装置から送信された信号を受信するデジタルデータ受信回路装置であって、受信信号を基準電圧に対して正または負の閾値と比較する比較器と、該比較器から出力されたパルス信号を入力し、データを再生するフィリップフロップ回路と、前記比較器から出力されたパルス信号からクロック信号を生成するAND回路と、前記フィリップフロップ回路およびAND回路の出力信号を入力して、デジタルデータを生成するシフトレジスタ回路とを備えたデジタルデータ受信回路装置。を提案している。
この発明によれば、入力信号を正と負の閾値を有する比較器によって、比較することにより、2種類の抽出パルス信号を得ることができる。このパルス信号をフィリップフロップ回路に入力するとデータを再生することができる。このデータ信号と、パルス信号から生成したクロック信号とをシフトレジスタに入力すれば、所望のシリアルデータを受信することができる。
【0010】
請求項6に係る発明は、請求項5に記載されたデジタルデータ受信回路装置について、入力信号に含まれる同期信号を検出する同期信号検出手段と、該検出された同期信号と前記AND回路の出力信号とを入力しラッチ信号を生成するタイミング生成回路と、前記シフトレジスタ回路の出力信号と該タイミング生成回路の出力信号とを入力して、デジタルデータを出力するラッチ回路とを備えたデジタルデータ受信回路装置。を提案している。
この発明によれば、同期信号検出手段の作動により、入力信号に含まれる同期信号が検出される。検出された同期信号は、AND回路の出力とともにタイミング生成回路に入力されラッチ信号が生成される。生成されたラッチ信号は、シフトレジスタ回路の出力信号とともに、ラッチ回路に入力され、所望のデジタルデータを受信することができる。
【0011】
【発明の実施の形態】
以下、本発明の実施形態に係るデジタルデータ送信および受信回路装置について図1から図14を参照して詳細に説明する。なお、周期波としては、正弦波または三角波等、何でもよいが、以下、実施形態の説明においては、周期波を正弦波として説明する。
本発明の第1の実施形態に係るデジタルデータ送信および受信回路装置は、信号を3値の形式で出力する送信回路である。ここで、3値とは、回路の電源電圧をVdとしたときに、デジタルデータの「1」がVdレベルに、「0」がGNDレベルに、データの伝送が行われていないときがバイアスレベル(Vd/2)に相当することを意味する。
【0012】
本発明の第1の実施形態に係る半導体回路装置は、図1に示すように正弦波発生回路1と、制御回路2と、基準電圧生成回路3と、セレクター回路4とを備えている。正弦波発生回路1は後述する制御回路2からのパラメータを入力して、所望の周波数やレベルを持つ正弦波を発生するとともに、内蔵する整流回路により、正弦波を正または負の半波の連続する信号として出力する。
制御回路2は、正弦波発生回路1に発生する正弦波に関するパラメータを出力して、正弦波発生回路1の出力を制御するとともに、デジタルデータを入力して、デジタルデータを構成する各ビットに対応して、後述するセレクター回路4を制御する。基準電圧生成回路3は、(各半波信号により形成される)出力信号の基準電圧を生成する回路である。セレクター回路4は、入力されるデジタルデータや図示しない同期信号に応じて、正弦波発生回路1から入力される所定周波数、所定レベルの正または負の半波信号を出力に割り付ける機能を有する。
【0013】
本発明の第1の実施形態に係るデジタルデータ送信および受信回路装置による信号生成のしくみを図3を用いて説明すると、制御回路2は、まず、所定の周波数およびレベルを正弦波発生回路1にセットし、正弦波発生回路1は、これに応じて適切な正弦波を発生させる(図3(a)参照)。発生した正弦波は、正弦波発生回路1内の整流回路により、正の半波(図3(a)の実線波形)と負の半波(図3(a)の点線波形)とに分離されて、セレクター回路4に出力される。
一方、制御回路2には、デジタルデータが入力されており、制御回路2は、システムクロック(図3(c)参照)とデジタルデータ(図3(b)参照)に基づいて、セレクター回路4を制御する信号を生成して出力する。セレクター回路4は、制御回路2から入力した制御信号に基づいて、正弦波発生回路1から入力した正または負の半波信号を切り換えて、デジタルデータに対応した半波信号からなるデータ信号を生成する(図3(d)参照)。
【0014】
本発明の第1の実施形態に係るデジタルデータ送信および受信回路装置に対する受信回路は、図2に示すように、基準電圧に対して高い電圧値を閾値(以下、正の閾値という。)とするコンパレータ回路11aと、基準電圧に対して低い電圧値を閾値(以下、負の閾値という。)とするコンパレータ回路11bと、SR−FF(SR−FF:Set Reset Flip−Flop)回路12と、AND回路13と、シフトレジスタ回路14とから構成されている。
コンパレータ回路11a、11bは、送信回路から入力されるデータ信号をそれぞれの閾値と比較して、その結果をパルス信号として出力する。SR−FF回路12は、コンパレータ回路11a、11bからの検出パルスをそれぞれ入力してデータ再生を行う順序回路である。AND回路13は、コンパレータ回路11a、11bからの検出パルスの論理積からクロック信号(PCK)を抽出する。シフトレジスタ回路14は、SR−FF12から出力されるデータ再生信号とAND回路13から出力されるクロック信号(PCK)とを入力して、シリアル信号を順次取り込む。
【0015】
本発明の第1の実施形態に係るデジタルデータ送信および受信回路装置からの信号を受信回路において受信し、復調するしくみを図4を用いて説明する。送信回路から出力されたデータ信号(図4(a)参照)は、コンパレータ回路11a、11bに入力される。コンパレータ回路11a、11bには、それぞれ予め決められた値の正または負の閾値が設けられており、この閾値と入力されるデータ信号とが比較されて、その結果がパルス信号として出力される(図4(b)および(c)参照。ただし、これらの信号はLアクティブである。)。なお、出力パルスを以下、H抽出パルスおよびL抽出パルスという。これらの抽出パルスは、もとのデジタルデータにおけるデータビットの「1」または「0」に対応するものである。
【0016】
出力されたH抽出パルスは、SR−FF回路12のセット端子に入力され、L抽出パルスは、リセット端子に入力される。SR−FF回路12はセット端子にLレベルの信号が入力されると、次に、リセット端子にLレベルの信号が入力されるまで、Hレベルを維持した信号が出力されるため、図4の実施例では、その出力は、図4(e)のようになる。
一方で、H抽出パルスおよびL抽出パルスは、AND回路13に入力され、クロック信号(PCK)が抽出される(図4(d)参照。)。抽出されたクロック信号(PCK)は、SR−FF回路12の出力信号とともに、シフトレジスタ回路14に入力されて、SR−FF回路12の出力信号がクロック信号(PCK)のタイミングによって、シフトレジスタ回路14に取り込まれる(図4(f)参照。)。
【0017】
本発明の第1の実施形態によれば、ビットデータを伝送するレートや連続性はビット単位に自由度がある。また、受信回路側においては、コンパレートレベルや受信するパルス幅およびパルス間の間隔を回路や回路の製造プロセスにおけるさまざまな要因を考慮した上での最高動作速度範囲内において動的に追従させることができる。すなわち、好きなタイミングや自由なレートでバースト的にデータを転送しても特に問題はない、という特徴を有している。
【0018】
次に、本発明の第2の実施形態について説明する。
一般に、シリアルデータを伝送するためには、データワードやデータフレームの先頭を識別可能にする必要がある。これを実現するための一般的な方法として、これらの情報を同時に通信する方法がある。本実施形態においては、この同期信号をデータに重畳して、伝送する方法について説明する。
【0019】
本発明の第2の実施形態に係る送信回路は、図5に示すように、第1の実施形態に対して、同期信号生成回路5を付加した構成になっている。同期信号生成回路5は、フォーマットで定義される各データフレームやワード等の先頭を示す同期信号を生成し、これをセレクター回路4に出力する回路である。正弦波発生回路1は、本実施形態においては、周波数が同一でレベルの異なる2つ正弦波を発生する。正弦波発生回路1の制御は、第1の実施形態と同様に制御回路2が行い、同期信号に対応する半波波形の選択はセレクター回路4が行う。
また、本実施形態に係る受信回路は、図6に示すように、第1の実施形態に対して、同期検出回路15、タイミング生成回路16、パラレル信号ラッチ回路17を付加した構成になっている。同期検出回路15は、コンパレータ回路11a、11bとは異なる閾値を有しており、送信回路から入力される信号とこの閾値を比較して、入力信号の中から同期信号を検出する回路である(図8(a)参照)。
【0020】
タイミング生成回路16は、同期検出回路15から出力される同期信号とAND回路13から出力されるクロック信号(PCK)を入力して、パラレル信号ラッチ回路17にタイミング信号(ラッチ信号)を出力する回路である。具体的には、タイミング生成回路16は、図8(a)に示すように、カウンタ18aとデコーダ19aとから構成されている。カウンタ18aのリセット端子には、同期検出回路15から抽出された同期信号が入力されており、データ信号から抽出されたクロック信号(PCK)を所定数カウント(図8(b)では、8ビット)した後、同期信号の検出タイミングでリセットされるようになっている(図8(b)参照)。
デコーダ19aは、カウンタ18aからの信号を入力し、必要な単位のビット数毎(図8(b)では、8ビット)にラッチ信号(図8(b)のLD信号)をパラレル信号ラッチ回路17に出力する。パラレル信号ラッチ回路17は、シフトレジスタ回路14から入力されるパラレル信号を一時保持し、タイミング生成回路16から入力されるラッチ信号により、例えば、ワード単位で出力する。
【0021】
本実施形態によれば、図7に示すように、送信回路の出力信号には、データ信号を示す3値のほかに、データ「1」よりも高いレベル(例えば、2倍)を設定し、これを同期信号に割り当てている。また、その周期は、データビットと同一である。したがって、受信回路側にデータ信号とは異なる第3の閾値を設けておけば、容易に同期信号を検出することができる。
【0022】
次に、本発明の第3の実施形態について説明する。
本実施形態は、第1の実施形態に対して、送信回路の正弦波発生回路1がデータ信号の周波数とは異なる周波数の正弦波を発生し、受信回路側の同期検出回路15には、図10(a)に示すカウンタ18bとデコーダ19bとを備えている点において相違している。図9に示す実施例では、データ信号の正弦波よりも周期が長く、しかもレベルがデータ「1」の振幅と同じである信号を制御回路2の制御に基づいて、正弦波発生回路1において発生させ、同期信号生成回路5から入力される同期信号に対応して、これを同期信号に割り当てている。
同期検出回路15内のカウンタ18bは、クロック信号(PCK)がノンアクティブである期間をマスタークロックで計数して、クロック信号(PCK)がアクティブになると計数値をリセットするようになっている。同期信号を検出するための計数値Nは、理論的には、同期信号のパルス幅nTであるが、実際には、レベル検出におけるコンパレータの閾値の誤差やコンパレータの出力誤差、データ信号とマスタークロックの非同期による誤差等を吸収するために、計数値Nは、T<N<nTの適当な値に設定されている。なお、ここで、Tはマスタークロックの周期である。
カウンタ18bで計数された計数値は、デコーダ19bに入力されて同期信号(SyncP)が出力される。なお、このとき、データワード中のビット間隔が第1値のレベル(すなわち、データ「1」でも「0」でもないレベル)でどれだけ空いても問題はない。検出された同期信号(SyncP)は、タイミング生成回路16のカウンタ18aに入力され、カウンタ18aおよびデコーダ19aにおいて、ワード単位にパラレルデータをラッチするラッチ信号が生成される。
【0023】
本実施形態においては、ワードは、8ビット単位になっており、そのためのタイミングは、同期信号(SyncP)でカウンタ18aをリセットした後に、データ信号とともに発生するクロック信号(PCK)で8まで計数したカウント値をデコードしたものを用いている。また、シフトレジスタ回路14からの出力信号をラッチするために必要なセットアップホールド時間を確保するために、デコーダ19aとパラレル信号ラッチ回路との間には、遅延回路が設けられている。なお、同期信号(SyncP)をパラレルデータのラッチ信号として用いれば、回路構成が簡略できるが、データ信号の後に同期信号を送信しないと、ラストデータを取りこぼすという問題があるため、そうした構成を採用することには問題がある。
本実施形態においては、データ通信していない領域と同期信号との識別は、データ検出用のコンパレータ回路11aにより可能である。また、データ信号の周期とは異なる、予め同期信号用に割り当てられた周期をタイマーで計測すれば、受信回路において、容易に同期信号を検出することができる。
【0024】
なお、この応用例として、例えば、8ビットの単位を1ワードとして、1ワードごとに同期信号を付加するような単純かつ冗長な通信方式であれば、同期信号用に新たな正弦波を割り当てることなく、実質的に同期信号を付加することもできる。例えば、有効なデータ列の間に、一定時間nT(ここで、Tはデータ1ビットの周期とする。)以上のデータのない区間を設けて、これを同期信号とする方法である。なお、この場合も、同期信号に対応する信号の生成はセレクター回路4により実行される。
この応用例についての受信回路は、図12(a)のようになっており、データ列の第1値レベル(すなわち、データ「1」でも「0」でもないレベル)の区間の長さがある一定間隔nTである場合に、これを同期信号として検出するようになっている。このため、クロック信号(PCK)がアクティブでない区間、すなわち、クロック信号(PCK)がHiレベルの区間をマスタークロックを用いて、カウンタ回路18cで計数すればよい。なお、マスタークロックには、データビット周期よりも高速な周波数のものが用いられる。
カウンタ回路18cで計数するN値は、データワード単位でデータを伝送する場合に、予めある一定以上の間隔を空けるように定められたnTの期間をマスタークロックで計数したときに計数される値を用いる。また、カウンタ回路18cは、クロック信号(PCK)がアクティブ(Lowレベル)になるとリセットされ、デコーダ19cから同期信号(SyncP)を発生するようになっている。なお、この場合には、データワードの伝送期間内に各ビットの間隔がnT以上空かないことが必要である。
【0025】
この方法では、受信回路がデータ検出用のコンパレータ回路がデータを検出しない連続した区間を内部タイマーで計測することにより、同期信号を検出することができる。ただし、この方法は、予め、データを通信するビットの周期が固定されている必要がある。しかし、この方法によれば、3値レベルだけでデータ信号と同期信号とをともに伝送できる利点がある。
【0026】
次に、本発明の第4の実施形態について説明する。
デジタルデータの送受信において、データ通信フォームを構成する場合、一般的なフレーム単位の構造だけでなく、異なる複数のチャンネルを用いたり、データやコマンドの種別など伝送するデータの種類やシステムの仕様によって、同期信号を複数使用したい場合がある。そのため、例えば、振幅レベルを細かく分けて、各レベルごとに異なった意味づけをした同期信号を割り当てたり、信号幅を細かく分けて、同様の割り付けを行うことも考えられるが、このような方法では、同期信号の数が増すごとに、回路規模が大きくなり、検出精度もある程度高いものが必要になるなどコストアップを避けられない。本実施形態における送信回路は、3値レベルの伝送方式で、様々な同期信号の識別を可能とするものである。
【0027】
本実施形態に係る送信回路内の正弦波発生回路1は、振幅や周波数の異なる様々な正弦波を発生する。本実施形態においては、同期信号に相当する信号が正の半波と負の半波とで構成されている。このとき、正の半波をデータ「1」に相当する閾値でコンパレートしたときのパルス幅をΔtH、同様に、負の半波に相当するパルス幅をΔtLとすると、例えば、ΔtH=ΔtLとΔtH<ΔtLとΔtH>ΔtLとで、同じ同期信号でも3種類の態様を表現できる。なお、マスタークロックの周期をT、復調された同期信号のパルス幅をΔtとしたとき、T<Δtである。また、このような同期信号に対応する信号の生成は、セレクター回路4により実行される。
【0028】
本実施形態における受信回路は、図14(a)のように構成されている。
カウンタ18dおよびデコーダ19dは、コンパレータ回路11aで検出される信号(図14(b)中、P+信号)のデータ「1」に相当する区間を計数し、ラッチ信号を出力する回路であり、カウンタ18eおよびデコーダ19eは、コンパレータ回路11bで検出される信号(図14(b)中、P−信号)のデータ「0」に相当する区間を計数し、ラッチ信号を出力する回路である。
図14(b)で、同期信号Sync2は、信号がレベル「1」の区間ΔtH=nで、信号がレベル「0」の区間ΔtL=mであり、同様に、同期信号Sync3は、ΔtH=m、ΔtL=n、図示しない同期信号Sync1は、ΔtH=ΔtLである。なお、n>m>Tの関係がある。なお、ここで、Tはマスタークロックの周期を示す。
【0029】
また、実際に計数する計数値は、前述のように、レベル検出におけるコンパレータの閾値の誤差やコンパレータの出力誤差、データ信号とマスタークロックの非同期による誤差等を吸収するために、間隔nおよびmを検出するための計数値n´およびm´は、n>n´>T,m>m´>Tの関係にある。デコーダ回路19d、19eは、計数値n´およびm´と、これらがTよりも大きいことを検知するデコード値の情報(図14(b)中、AおよびB信号)をP+信号およびP−信号のタイミングに合わせてラッチした信号としてデジタルコンパレータ20に出力する。
デジタルコンパレータ20では、A信号およびB信号から、(1)A=n´、B=m´であればΔtH>ΔtL、(2)A=m´、B=n´であればΔtH<ΔtL、(3)|A−B|<Tであれば ΔtH=ΔtLであることを判別する。なお、ΔtH=ΔtLであるか否かは、A、BがともにT以上であるため、その差分が規定のNよりも小さいか否かで検出することができる。
【0030】
図13は、上記の3つの態様を示している。受信回路においては、タイマーを用いて各パルス幅を計測し、正と負のパルス幅を比較することで、その同期信号がデータフレームの先頭を示しているのか、1chデータのワードの先頭を示しているのか、2chデータのワードの先頭を示しているのかというように、各態様の同期信号を識別することができる。なお、4種以上の同期信号を構成したい場合には、単純なパルス幅の大小関係だけでなく、ΔtHがΔtLに対して、どの程度大きいのかあるいは小さいのかを定義することにより、理論上は無限に種類を増やすことができる。
【0031】
本実施形態の応用例として以下のようなものも考えられる。
例えば,データ通信構造をフレーム単位で構築し、フレーム内を、サンプリング周波数fS=48kHzの1chPCMオーディオデータと制御信号とで構成して、フレーム周期1024fS(約21msec)で転送する場合、1フレーム期間内に1024個のサンプルを送信しなければならない。
この場合、通常の通信方式であれば、fS周期ごとに、各サンプルデータを規則正しく送ることが必要であるが、図10(b)のSync(3)+データのような構造であれば、フレーム内に送信するサンプルの個数さえ正しければ、時間軸上で圧縮された好きなタイミング、すなわち、送信側の処理状態により変動するタイミングで、サンプルを送信することができる。
また、データ用の同期信号Sync(3)と制御信号用の同期信号Sync(2)の識別が可能であることから、ミュートやボリュームの設定などの制御信号も決められたタイミングで重累するのではなく、必要な時に、必要なタイミングでデータの間に埋め込んで送信することができる。さらに、フレーム単位での処理に必要なフレーム同期信号Sync(1)も付加されているため、フレーム内での必要な処理と通信が完了された後は、次のフレームまでは何も通信されなくてもよく、これらのタイミングは、フレーム毎に異なっても問題ない。
【0032】
以上、図面を参照して本発明の実施の形態について詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、本実施形態においては、送信側で、デジタル信号の「1」および「0」に対応させる基本波形として正弦波を用いて説明したが、これに限らず、三角波や矩形波を時定数回路でなまらせたようなもの(図3(e)参照)のようなものを用いてもよい。但し、このような波形を用いる場合には、反転波形も同時に生成して3値レベルにバイアスされることが必要である。
【0033】
また、本実施形態においては、電源レベルVdとGNDレベルおよびVd/2を3値のレベルに割り当てたが、例えば、データ「1」に対応するレベルを+Vdに、データ「0」に対応するレベルを−Vdレベルに、データのないレベルをGNDレベルに割り当ててもよい。但し、本実施例のように構成した方が、コンパレート回路にオペアンプではなく、通常のインバータタイプのデジタル入力バッファ回路を用いて、その閾値をコントロールすることにより、安価に回路を構成できる利点がある。
また、第2の実施形態においては、同期信号用の半波波形として正転半波を用いる例を説明したが、これに代えて、反転半波を用いてもよい。但し、単電源で構成される回路においては、正転半波に限られる。
【0034】
【発明の効果】
以上のように、この発明によれば、同期信号を含めたシリアルデータ伝送が可能となることから、受信用のクロックはもとより、大規模な変復調回路が不要となり、回路のコストダウンが期待できるという効果がある。また、転送レートや送信タイミングを自由に設定できるため、自由度の高いデータ伝送回路を提供できるという効果がある。
【0035】
また、データ伝送に正弦波を用いることとしたので、矩形波によるデータ伝送では問題となる高調波成分により生ずる不要輻射やスイッチングによるノイズの発生を抑制することができる。そのため、他の回路に不必要な影響を及ぼすことがなく、高速のデータ伝送を実現できるという効果がある。
【図面の簡単な説明】
【図1】第1の実施形態に係る送信回路の構成図である。
【図2】第1の実施形態に係る受信回路の構成図である。
【図3】第1の実施形態に係る送信信号の変調波形を示す図である。
【図4】第1の実施形態に係る受信信号の復調波形を示す図である。
【図5】第2の実施形態に係る送信回路の構成図である。
【図6】第2の実施形態に係る受信回路の構成図である。
【図7】第2の実施形態に係る送信信号の変調波形を示す図である。
【図8】第2の実施形態に係る受信回路の構成図および受信信号の復調に関する波形を示す図である。
【図9】第3の実施形態に係る送信信号の変調波形を示す図である。
【図10】第3の実施形態に係る受信回路の構成図および受信信号の復調に関する波形を示す図である。
【図11】第3の実施形態についての応用例に関する送信信号の変調波形を示す図である。
【図12】第3の実施形態についての応用例に関する受信回路の構成図および受信信号の復調に関する波形を示す図である。
【図13】第3の実施形態に係る送信信号の変調波形を示す図である。
【図14】第3の実施形態に係る受信回路の構成図および受信信号の復調に関する波形を示す図である。
【符号の説明】
1・・・正弦波発生回路、2・・・制御回路、3・・・基準電圧生成回路、4・・・セレクター回路、5・・・同期信号生成回路、11a、11b・・・コンパレータ回路、12・・・SR−FF回路、13・・・AND回路、14・・・シフトレジスタ回路、15・・・同期検出回路、16・・・タイミング生成回路、17・・・パラレル信号ラッチ回路、18a、18b、18c、18d・・・カウンタ、19a、19b、19c、19d・・・デコーダ、20・・・デジタルコンパレータ、21・・・フレーム処理回路、
Claims (6)
- 周期波を発生する周期波発生手段と、該周期波発生手段により発生される周期波を基準電圧に対して正または負の半波信号として出力する整流手段と、該整流手段から出力される信号を入力されたデジタルデータの1,0ビットに対応して正または負の半波信号に変換するデジタルデータ変換手段と、該デジタルデータ変換手段により変換された信号を出力する出力手段とを有するデジタルデータ送信回路装置。
- 前記周期波発生手段と異なる振幅の周期波を発生する同期信号用周期波発生手段と、前記整流手段から出力されるデジタルデータ列の先頭を示す同期信号のタイミングに対応して正または負の半波信号からなる信号を前記同期信号用周期波発生手段が発生する同期信号用周期波に基づいて生成する同期信号変換手段と、前記デジタルデータ変換手段の出力と同期信号変換手段の出力とを合成する信号合成手段とを有する請求項1に記載されたデジタルデータ送信回路装置。
- 前記同期信号用周期波発生手段が前記周期波発生手段と異なる周波数の周期波を発生する請求項2に記載されたデジタルデータ送信回路装置。
- 前記同期信号用周期波発生手段により発生される周期波が正弦波である請求項1または請求項3のいずれかに記載されたデジタルデータ送信回路装置。
- 前記デジタルデータ送信回路装置から送信された信号を受信するデジタルデータ受信回路装置であって、受信信号を基準電圧に対して正または負の閾値と比較する比較器と、該比較器から出力されたパルス信号を入力し、データを再生するフィリップフロップ回路と、前記比較器から出力されたパルス信号からクロック信号を生成するAND回路と、前記フィリップフロップ回路およびAND回路の出力信号を入力して、デジタルデータを生成するシフトレジスタ回路とを備えたデジタルデータ受信回路装置。
- 入力信号に含まれる同期信号を検出する同期信号検出手段と、該検出された同期信号と前記AND回路の出力信号とを入力しラッチ信号を生成するタイミング生成回路と、前記シフトレジスタ回路の出力信号と該タイミング生成回路の出力信号とを入力して、デジタルデータを出力するラッチ回路とを備えた請求項5に記載されたデジタルデータ受信回路装置。
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---|---|---|---|
JP2002380430A JP2004214851A (ja) | 2002-12-27 | 2002-12-27 | デジタルデータ送信および受信回路装置 |
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JP2002380430A JP2004214851A (ja) | 2002-12-27 | 2002-12-27 | デジタルデータ送信および受信回路装置 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007096365A (ja) * | 2005-09-26 | 2007-04-12 | Nec Corp | シリアル信号判定回路 |
JP2011162292A (ja) * | 2010-02-08 | 2011-08-25 | Mitsubishi Electric Corp | エレベータの信号伝送装置 |
JP2013141168A (ja) * | 2012-01-06 | 2013-07-18 | Yamaha Corp | 演奏装置及び演奏プログラム |
-
2002
- 2002-12-27 JP JP2002380430A patent/JP2004214851A/ja active Pending
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