JP3203751B2 - エラーカウント装置 - Google Patents
エラーカウント装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、例えば光海底通信
システム等の光通信システムを構成する光伝送端局装置
等における主信号の符号誤りを検出するエラーカウント
装置に係り、特に、エラーカウント装置を制御するマイ
クロ・プロセッサ・ユニットの処理負荷の低減を可能に
すると共に、エラーカウント装置自体の小型化を可能に
するエラーカウント装置に関する。
システム等の光通信システムを構成する光伝送端局装置
等における主信号の符号誤りを検出するエラーカウント
装置に係り、特に、エラーカウント装置を制御するマイ
クロ・プロセッサ・ユニットの処理負荷の低減を可能に
すると共に、エラーカウント装置自体の小型化を可能に
するエラーカウント装置に関する。
【０００２】近年、光通信システムを介して伝送される
情報のウェイトが従来の電話からデータ及び画像へと急
速に移行している。このため、光通信システムの伝送品
質を高く保つ必要性がある。
情報のウェイトが従来の電話からデータ及び画像へと急
速に移行している。このため、光通信システムの伝送品
質を高く保つ必要性がある。
【０００３】例えば、１４０Ｍｂ／ｓの伝送速度の電気
信号を４チャネル多重化して５６０Ｍｂ／ｓの伝送速度
で光海底通信システムを経由して伝送する場合、受信側
の光伝送端局装置では光信号を電気信号に変換して５６
０Ｍｂ／ｓの電気信号を得て、５６０Ｍｂ／ｓの電気信
号を４チャネルの１４０Ｍｂ／ｓの電気信号に分離す
る。
信号を４チャネル多重化して５６０Ｍｂ／ｓの伝送速度
で光海底通信システムを経由して伝送する場合、受信側
の光伝送端局装置では光信号を電気信号に変換して５６
０Ｍｂ／ｓの電気信号を得て、５６０Ｍｂ／ｓの電気信
号を４チャネルの１４０Ｍｂ／ｓの電気信号に分離す
る。
【０００４】そして、４チャネルの１４０Ｍｂ／ｓの電
気信号に分離した段階で該光伝送端局装置とは別個に設
けられた共通装置によって、４チャネルに分離された電
気信号の各々について符号誤りを検出し、光通信システ
ムにおける伝送品質をチェックしている。
気信号に分離した段階で該光伝送端局装置とは別個に設
けられた共通装置によって、４チャネルに分離された電
気信号の各々について符号誤りを検出し、光通信システ
ムにおける伝送品質をチェックしている。
【０００５】又、光通信システムの信頼性を高く保つた
めに、主要な装置を現用系と予備系とで構成する二重化
構成がとられるようになっている。更に、光通信システ
ムの需要は増加の一途を辿っており、光伝送端局装置の
増設が頻繁に行なわれるようになっている。
めに、主要な装置を現用系と予備系とで構成する二重化
構成がとられるようになっている。更に、光通信システ
ムの需要は増加の一途を辿っており、光伝送端局装置の
増設が頻繁に行なわれるようになっている。
【０００６】このような環境にあって、エラーカウント
装置を制御するマイクロ・プロセッサ・ユニットの処理
負荷の低減と共に、符号誤りを検出するエラーカウント
装置自体の小型化を可能にするエラーカウント装置の実
現が要請されている。
装置を制御するマイクロ・プロセッサ・ユニットの処理
負荷の低減と共に、符号誤りを検出するエラーカウント
装置自体の小型化を可能にするエラーカウント装置の実
現が要請されている。
【０００７】
【従来の技術】図４は、従来のエラーカウント装置であ
る。
る。
【０００８】従来のエラーカウント装置は、符号誤り数
をカウントしてパラレルデータとして出力するするエラ
ーカウンタ１１、エラーカウンタ１１の出力を外部回路
とインタフェースするバッファ回路１２（図では「ＢＵ
ＦＦ」と標記している。以降も、図では同様に標記す
る。）とで構成されるエラーカウント部１０ａと、所定
時間におけるエラー数をカウントするためにエラーカウ
ンタ１１及びバッファ回路１２に所定時間毎にリセット
パルスを送出する発振器１と、エラーカウント部１０ａ
のカウント結果をマイクロ・プロセッサ・ユニット部２
（図では「ＭＰＵ部」と標記している。以降も、図では
同様に標記する。）に伝達するアラーム入力部１７（図
では「ＡＬＭ ＩＦ」と標記している。）とで構成し、
エラーカウンタ１１において光伝送端局装置より送られ
てくる所定時間内のエラーパルスをカウントし、カウン
ト値をパラレルデータに変換してバッファ回路１２に転
送する。尚、エラーカウンタ１１が出力するパラレルデ
ータは、例えば、所要のビット数の２進数で表現され
る。図４では、１チャネル当たり４ビットでカウント値
を出力する例を示している。
をカウントしてパラレルデータとして出力するするエラ
ーカウンタ１１、エラーカウンタ１１の出力を外部回路
とインタフェースするバッファ回路１２（図では「ＢＵ
ＦＦ」と標記している。以降も、図では同様に標記す
る。）とで構成されるエラーカウント部１０ａと、所定
時間におけるエラー数をカウントするためにエラーカウ
ンタ１１及びバッファ回路１２に所定時間毎にリセット
パルスを送出する発振器１と、エラーカウント部１０ａ
のカウント結果をマイクロ・プロセッサ・ユニット部２
（図では「ＭＰＵ部」と標記している。以降も、図では
同様に標記する。）に伝達するアラーム入力部１７（図
では「ＡＬＭ ＩＦ」と標記している。）とで構成し、
エラーカウンタ１１において光伝送端局装置より送られ
てくる所定時間内のエラーパルスをカウントし、カウン
ト値をパラレルデータに変換してバッファ回路１２に転
送する。尚、エラーカウンタ１１が出力するパラレルデ
ータは、例えば、所要のビット数の２進数で表現され
る。図４では、１チャネル当たり４ビットでカウント値
を出力する例を示している。
【０００９】そして、バッファ回路１２は所定時間に１
回の割合で、エラーの有無にかかわらず、アラーム入力
部１７へデータを転送している。
回の割合で、エラーの有無にかかわらず、アラーム入力
部１７へデータを転送している。
【００１０】又、マイクロ・プロセッサ・ユニット部２
は、バッファ回路１２からアラーム入力部１７に転送さ
れるデータを、エラーの有無にかかわらず、インタフェ
ースバス３を構成するデータバス５を介して、所定の周
期で図示を省略しているメモリ部へデータを転送してい
る。尚、インタフェースバス３は、データバス５以外に
アドレスバス４及びコントロールバス６を有している。
は、バッファ回路１２からアラーム入力部１７に転送さ
れるデータを、エラーの有無にかかわらず、インタフェ
ースバス３を構成するデータバス５を介して、所定の周
期で図示を省略しているメモリ部へデータを転送してい
る。尚、インタフェースバス３は、データバス５以外に
アドレスバス４及びコントロールバス６を有している。
【００１１】
【発明が解決しようとする課題】さて、エラーパルスを
検出する対象である光伝送端局装置が増設されると、ア
ラーム入力部１７の数が光伝送端局装置の数に比例して
増加する。このため、エラーカウント装置自体の規模が
大きくならざるを得ず、特に、個別部品をプリント板に
実装する形態のアラーム入力装置の場合には規模増大の
デメリットが大きい。これが第一の問題である。
検出する対象である光伝送端局装置が増設されると、ア
ラーム入力部１７の数が光伝送端局装置の数に比例して
増加する。このため、エラーカウント装置自体の規模が
大きくならざるを得ず、特に、個別部品をプリント板に
実装する形態のアラーム入力装置の場合には規模増大の
デメリットが大きい。これが第一の問題である。
【００１２】更に、マイクロ・プロセッサ・ユニット部
２は、バッファ回路１２からアラーム入力部１７に転送
されるデータを、エラーの有無にかかわらず、インタフ
ェースバス３を構成するデータバス５を介して、所定の
周期で図示を省略しているメモリ部へデータを転送して
いる。即ち、エラーが発生していない時にもマイクロ・
プロセッサ・ユニット部２がアラーム入力部１７に蓄え
られるデータを読み出してメモリ部に転送しなければな
らない。
２は、バッファ回路１２からアラーム入力部１７に転送
されるデータを、エラーの有無にかかわらず、インタフ
ェースバス３を構成するデータバス５を介して、所定の
周期で図示を省略しているメモリ部へデータを転送して
いる。即ち、エラーが発生していない時にもマイクロ・
プロセッサ・ユニット部２がアラーム入力部１７に蓄え
られるデータを読み出してメモリ部に転送しなければな
らない。
【００１３】ところで、マイクロ・プロセッサ・ユニッ
ト部２はアラーム入力部１７に蓄えられるデータを専門
に処理するものではなく、他にも多種類のデータ処理を
行なわなければならない。従って、バッファ回路１２か
らアラーム入力部１７に転送されるデータを、エラーの
有無にかかわらず、インタフェースバス３を構成するデ
ータバス５を介して、所定の周期で図示を省略している
メモリ部へデータを転送することによってマイクロ・プ
ロセッサユニット部の処理能力を低下させることにな
る。これが第二の問題である。
ト部２はアラーム入力部１７に蓄えられるデータを専門
に処理するものではなく、他にも多種類のデータ処理を
行なわなければならない。従って、バッファ回路１２か
らアラーム入力部１７に転送されるデータを、エラーの
有無にかかわらず、インタフェースバス３を構成するデ
ータバス５を介して、所定の周期で図示を省略している
メモリ部へデータを転送することによってマイクロ・プ
ロセッサユニット部の処理能力を低下させることにな
る。これが第二の問題である。
【００１４】その上、通信システムの信頼度を向上させ
るために、光伝送端局装置が二重化されることが多い。
この場合、現用系となっている光伝送端局装置の符号誤
りをカウントする以外に予備系となっている光伝送端局
装置の符号誤りをカウントすることは、マイクロ・プロ
セッサユニット部の処理能力を低下させることになる。
これが第三の問題である。
るために、光伝送端局装置が二重化されることが多い。
この場合、現用系となっている光伝送端局装置の符号誤
りをカウントする以外に予備系となっている光伝送端局
装置の符号誤りをカウントすることは、マイクロ・プロ
セッサユニット部の処理能力を低下させることになる。
これが第三の問題である。
【００１５】いずれも大きな問題であるが、特にマイク
ロ・プロセッサ・ユニット部の能力低下につながる第二
の問題及び第三の問題は、光通信システムの信頼性の低
下につながるために見逃すことができない。
ロ・プロセッサ・ユニット部の能力低下につながる第二
の問題及び第三の問題は、光通信システムの信頼性の低
下につながるために見逃すことができない。
【００１６】本発明は、かかる問題に鑑み、特に、エラ
ーカウント装置を制御するマイクロ・プロセッサ・ユニ
ットの処理負荷の低減を可能にし、且つ、エラーカウン
ト装置自体の小型化も可能なエラーカウント装置を提供
することを目的とする。
ーカウント装置を制御するマイクロ・プロセッサ・ユニ
ットの処理負荷の低減を可能にし、且つ、エラーカウン
ト装置自体の小型化も可能なエラーカウント装置を提供
することを目的とする。
【００１７】
【課題を解決するための手段】第一の発明は、伝送され
る主信号の符号誤り数を、エラーカウンタにてカウント
してインタフェース・アダプタを介してマイクロ・プロ
セッサ・ユニット部に転送するエラーカウント装置であ
って、該エラーカウンタがエラーをカウントしたことを
示す信号によって、該インタフェース・アダプタをイネ
ーブルにすると共に、該エラーカウンタがエラーをカウ
ントしたことを示す信号によってマイクロ・プロセッサ
・ユニット部に割込みをかける構成を備えるエラーカウ
ント装置である。
る主信号の符号誤り数を、エラーカウンタにてカウント
してインタフェース・アダプタを介してマイクロ・プロ
セッサ・ユニット部に転送するエラーカウント装置であ
って、該エラーカウンタがエラーをカウントしたことを
示す信号によって、該インタフェース・アダプタをイネ
ーブルにすると共に、該エラーカウンタがエラーをカウ
ントしたことを示す信号によってマイクロ・プロセッサ
・ユニット部に割込みをかける構成を備えるエラーカウ
ント装置である。
【００１８】第一の発明によれば、該エラーカウンタが
エラーをカウントしたことを示す信号によって、該イン
タフェース・アダプタをイネーブルにすると共に、該エ
ラーカウンタがエラーをカウントしたことを示す信号に
よってマイクロ・プロセッサ・ユニット部に割込みをか
けるので、マイクロ・プロセッサ・ユニット部は該エラ
ーカウンタがエラーをカウントした時だけデータを読み
出せばよく、該マイクロ・プロセッサ・ユニット部の処
理負荷を軽減することができるエラーカウント装置を実
現することができる。
エラーをカウントしたことを示す信号によって、該イン
タフェース・アダプタをイネーブルにすると共に、該エ
ラーカウンタがエラーをカウントしたことを示す信号に
よってマイクロ・プロセッサ・ユニット部に割込みをか
けるので、マイクロ・プロセッサ・ユニット部は該エラ
ーカウンタがエラーをカウントした時だけデータを読み
出せばよく、該マイクロ・プロセッサ・ユニット部の処
理負荷を軽減することができるエラーカウント装置を実
現することができる。
【００１９】第二の発明は、伝送される主信号の符号誤
り数を、エラーカウンタにてカウントしてインタフェー
ス・アダプタを介してマイクロ・プロセッサ・ユニット
部に転送するエラーカウント装置であって、該エラーカ
ウンタがエラーをカウントしたことを示す信号と、エラ
ーカウントの対象装置が現用系であることを示す信号の
論理積演算結果によって、該インタフェース・アダプタ
をイネーブルにすると共に、該論理積演算結果によって
マイクロ・プロセッサ・ユニット部に割込みをかける構
成を備えるエラーカウント装置である。
り数を、エラーカウンタにてカウントしてインタフェー
ス・アダプタを介してマイクロ・プロセッサ・ユニット
部に転送するエラーカウント装置であって、該エラーカ
ウンタがエラーをカウントしたことを示す信号と、エラ
ーカウントの対象装置が現用系であることを示す信号の
論理積演算結果によって、該インタフェース・アダプタ
をイネーブルにすると共に、該論理積演算結果によって
マイクロ・プロセッサ・ユニット部に割込みをかける構
成を備えるエラーカウント装置である。
【００２０】第二の発明によれば、該エラーカウンタが
エラーをカウントしたことを示す信号と、エラーカウン
トの対象装置が現用系であることを示す信号の論理積演
算結果によって、該インタフェース・アダプタをイネー
ブルにすると共に、該論理積回路結果によってマイクロ
・プロセッサ・ユニット部に割込みをかけるので、該マ
イクロ・プロセッサ・ユニット部は現用系で、しかも、
エラーをカウントした時だけデータを読み出せばよく、
対象装置が二重化系になっている場合にも、該マイクロ
・プロセッサ・ユニット部の処理負荷を軽減することが
できるエラーカウント装置を実現することができる。
エラーをカウントしたことを示す信号と、エラーカウン
トの対象装置が現用系であることを示す信号の論理積演
算結果によって、該インタフェース・アダプタをイネー
ブルにすると共に、該論理積回路結果によってマイクロ
・プロセッサ・ユニット部に割込みをかけるので、該マ
イクロ・プロセッサ・ユニット部は現用系で、しかも、
エラーをカウントした時だけデータを読み出せばよく、
対象装置が二重化系になっている場合にも、該マイクロ
・プロセッサ・ユニット部の処理負荷を軽減することが
できるエラーカウント装置を実現することができる。
【００２１】
【発明の実施の形態】図３は、本発明に係わるエラーカ
ウント装置の原理構成図である。
ウント装置の原理構成図である。
【００２２】図３において、１０、ｎ０はエラーカウン
ト部、１１、ｎ１はエラーカウンタ、１２、ｎ２はバッ
ファ回路、１３、ｎ３はパラレル・インタフェース・ア
ダプタ（図では「ＰＩＡ」と標記している。以降も、図
では同様に標記する。）、１は発振器、２はマイクロ・
プロセッサ・ユニット部、３はインタフェースバスであ
る。
ト部、１１、ｎ１はエラーカウンタ、１２、ｎ２はバッ
ファ回路、１３、ｎ３はパラレル・インタフェース・ア
ダプタ（図では「ＰＩＡ」と標記している。以降も、図
では同様に標記する。）、１は発振器、２はマイクロ・
プロセッサ・ユニット部、３はインタフェースバスであ
る。
【００２３】図３の構成は、光伝送端局装置における主
信号の符号誤り数をエラーカウント部１０〜ｎ０を構成
するエラーカウンタ１１〜ｎ１によって発振器１から受
ける所定時間毎のクロックを用いてカウントし、所定時
間毎のカウント値をパラレルデータに変換して、バッフ
ァ回路１２〜ｎ２を経由してパラレル・インタフェース
・アダプタ１３〜ｎ３に転送する。
信号の符号誤り数をエラーカウント部１０〜ｎ０を構成
するエラーカウンタ１１〜ｎ１によって発振器１から受
ける所定時間毎のクロックを用いてカウントし、所定時
間毎のカウント値をパラレルデータに変換して、バッフ
ァ回路１２〜ｎ２を経由してパラレル・インタフェース
・アダプタ１３〜ｎ３に転送する。
【００２４】マイクロ・プロセッサ・ユニット部２は、
インタフェースバス３を介してパラレル・インタフェー
ス・アダプタ１３〜ｎ３を構成するメモリに格納された
データを読み出して、図示を省略しているメモリ部にデ
ータを転送、格納する。
インタフェースバス３を介してパラレル・インタフェー
ス・アダプタ１３〜ｎ３を構成するメモリに格納された
データを読み出して、図示を省略しているメモリ部にデ
ータを転送、格納する。
【００２５】ここで、パラレル・インタフェース・アダ
プタ１３〜ｎ３として標準的な集積回路を適用すること
ができるので、エラーカウント部１０〜ｎ０を小型化す
ることが可能になる。そこで、本発明のエラーカウント
装置は図３の構成を基本として、マイクロ・プロセッサ
・ユニット部２の処理負荷を軽減できるように構成しよ
うとするものである。
プタ１３〜ｎ３として標準的な集積回路を適用すること
ができるので、エラーカウント部１０〜ｎ０を小型化す
ることが可能になる。そこで、本発明のエラーカウント
装置は図３の構成を基本として、マイクロ・プロセッサ
・ユニット部２の処理負荷を軽減できるように構成しよ
うとするものである。
【００２６】図１は、本発明のエラーカウント装置の第
一の実施の形態である。
一の実施の形態である。
【００２７】図１において、１０、２０はエラーカウン
ト部、１１、２１はエラーカウンタ、１２、２２はバッ
ファ回路、１３、２３はパラレル・インタフェース・ア
ダプタ、１は発振器、２はマイクロ・プロセッサ・ユニ
ット部である。又、３はインタフェースバスで、アドレ
スバス４、データバス５及びコントロールバス６によっ
て構成される。更に、１４、２４はラッチ回路（図では
「ＬＵＣＨ」と標記している。以降も、図では同様に標
記する。）である。
ト部、１１、２１はエラーカウンタ、１２、２２はバッ
ファ回路、１３、２３はパラレル・インタフェース・ア
ダプタ、１は発振器、２はマイクロ・プロセッサ・ユニ
ット部である。又、３はインタフェースバスで、アドレ
スバス４、データバス５及びコントロールバス６によっ
て構成される。更に、１４、２４はラッチ回路（図では
「ＬＵＣＨ」と標記している。以降も、図では同様に標
記する。）である。
【００２８】図１の構成のエラーカウント及びパラレル
データの転送に係る部分は、図３の構成と同じである。
データの転送に係る部分は、図３の構成と同じである。
【００２９】図１の構成の最大の特徴は、エラーカウン
タ１１、２１が出力するエラーをカウントしているか否
かを示す信号をラッチ回路１４、２４で保持して、ラッ
チ回路１４、２４が保持した信号を以てバッファ回路１
２、２２及びパラレル・インタフェース・アダプタ１
３、２３をイネーブルにし、且つ、パラレル・インタフ
ェース・アダプタ１３、２３をイネーブルにした信号を
データバス５に出力してマイクロ・プロセッサ・ユニッ
ト部２に割込みをかける点にある。
タ１１、２１が出力するエラーをカウントしているか否
かを示す信号をラッチ回路１４、２４で保持して、ラッ
チ回路１４、２４が保持した信号を以てバッファ回路１
２、２２及びパラレル・インタフェース・アダプタ１
３、２３をイネーブルにし、且つ、パラレル・インタフ
ェース・アダプタ１３、２３をイネーブルにした信号を
データバス５に出力してマイクロ・プロセッサ・ユニッ
ト部２に割込みをかける点にある。
【００３０】このためには、まず、エラーカウンタ１
１、２１において、パラレルデータの各ビットの論理和
演算を行なってエラーをカウントしているか否かを示す
信号とする。即ち、エラーカウンタ１１、２１がエラー
をカウントしていれば４ビット×４のパラレルデータの
少なくとも１ビットは論理レベルが“１”になってお
り、エラーカウンタ１１、２１がエラーをカウントして
いなければパラレルデータの全てのビットの論理レベル
が“０”であるので、パラレルデータの各ビットの論理
和演算を行なえばエラーをカウントしているか否かを示
す信号を生成することができる。
１、２１において、パラレルデータの各ビットの論理和
演算を行なってエラーをカウントしているか否かを示す
信号とする。即ち、エラーカウンタ１１、２１がエラー
をカウントしていれば４ビット×４のパラレルデータの
少なくとも１ビットは論理レベルが“１”になってお
り、エラーカウンタ１１、２１がエラーをカウントして
いなければパラレルデータの全てのビットの論理レベル
が“０”であるので、パラレルデータの各ビットの論理
和演算を行なえばエラーをカウントしているか否かを示
す信号を生成することができる。
【００３１】そして、エラーをカウントしているか否か
を示す信号をパラレル・インタフェース・アダプタ１
３、２３を構成するメモリのイネーブル端子に供給する
構成により、エラーをカウントしている時だけパラレル
・インタフェース・アダプタにパラレルデータを格納す
ることができる。
を示す信号をパラレル・インタフェース・アダプタ１
３、２３を構成するメモリのイネーブル端子に供給する
構成により、エラーをカウントしている時だけパラレル
・インタフェース・アダプタにパラレルデータを格納す
ることができる。
【００３２】更に、エラーをカウントしているか否かを
示す信号をデータバス５に出力し、マイクロ・プロセッ
サ・ユニット部２に割込みをかけることによってマイク
ロ・プロセッサ・ユニット部２がエラーをカウントして
いるエラーカウント部のパラレル・インタフェース・ア
ダプタだけからデータを読み出し、エラーをカウントし
ていないエラーカウント部のパラレル・インタフェース
・アダプタからはデータを読み出さないようにすること
ができる。
示す信号をデータバス５に出力し、マイクロ・プロセッ
サ・ユニット部２に割込みをかけることによってマイク
ロ・プロセッサ・ユニット部２がエラーをカウントして
いるエラーカウント部のパラレル・インタフェース・ア
ダプタだけからデータを読み出し、エラーをカウントし
ていないエラーカウント部のパラレル・インタフェース
・アダプタからはデータを読み出さないようにすること
ができる。
【００３３】これによって、マイクロ・プロセッサ・ユ
ニット部２はエラーをカウントしていないエラーカウン
ト部のパラレル・インタフェース・アダプタのデータを
読み出す必要がなくなるので、マイクロ・プロセッサ・
ユニット部２の処理負荷を低減することができる。
ニット部２はエラーをカウントしていないエラーカウン
ト部のパラレル・インタフェース・アダプタのデータを
読み出す必要がなくなるので、マイクロ・プロセッサ・
ユニット部２の処理負荷を低減することができる。
【００３４】同時に、エラーをカウントしているエラー
カウント部のパラレル・インタフェース・アダプタだけ
にパラレルデータを格納するので、パラレル・インタフ
ェース・アダプタの消費電力を低減することができると
いう付加的な利点も生ずる。尚、この意味では、エラー
をカウントしているか否かを示す信号によってバッファ
回路１２、２２のイネーブル制御を行なうことによっ
て、バッファ回路の消費電力の低減を図ることも可能に
なる。図２は、本発明の第二の実施の形態である。
カウント部のパラレル・インタフェース・アダプタだけ
にパラレルデータを格納するので、パラレル・インタフ
ェース・アダプタの消費電力を低減することができると
いう付加的な利点も生ずる。尚、この意味では、エラー
をカウントしているか否かを示す信号によってバッファ
回路１２、２２のイネーブル制御を行なうことによっ
て、バッファ回路の消費電力の低減を図ることも可能に
なる。図２は、本発明の第二の実施の形態である。
【００３５】図２において、１０、２０はエラーカウン
ト部、１１、２１はエラーカウンタ、１２、２２はバッ
ファ回路、１３、２３はパラレル・インタフェース・ア
ダプタ、１は発振器、２はマイクロ・プロセッサ・ユニ
ット部、３はアドレスバス４、データバス５及びコント
ロールバス６によって構成されるインタフェースバス、
１４、２４はラッチ回路、１５及び２５は、それぞれ、
ラッチ回路１４及び２４が出力するエラーをカウントし
ているか否かを示す信号をパラレル・インタフェース・
アダプタ１３及び２３に供給するか否かを決定するセレ
クタ（図では「ＳＥＬ」と標記している。）、２６は入
力信号の論理レベルを反転させるインバータである。
ト部、１１、２１はエラーカウンタ、１２、２２はバッ
ファ回路、１３、２３はパラレル・インタフェース・ア
ダプタ、１は発振器、２はマイクロ・プロセッサ・ユニ
ット部、３はアドレスバス４、データバス５及びコント
ロールバス６によって構成されるインタフェースバス、
１４、２４はラッチ回路、１５及び２５は、それぞれ、
ラッチ回路１４及び２４が出力するエラーをカウントし
ているか否かを示す信号をパラレル・インタフェース・
アダプタ１３及び２３に供給するか否かを決定するセレ
クタ（図では「ＳＥＬ」と標記している。）、２６は入
力信号の論理レベルを反転させるインバータである。
【００３６】図２の構成は、二重化された光伝送端局装
置のＡ系及びＢ系からのエラーパルスを受けて、それぞ
れ該Ａ系の光伝送端局装置及びＢ系の光伝送端局装置に
対応するエラーカウント部がエラーパルスをカウントし
てパラレル・インタフェース・アダプタに転送し、マイ
クロ・プロセッサ・ユニット部２がパラレル・インタフ
ェース・アダプタからデータを読み出すことを想定した
ものである。
置のＡ系及びＢ系からのエラーパルスを受けて、それぞ
れ該Ａ系の光伝送端局装置及びＢ系の光伝送端局装置に
対応するエラーカウント部がエラーパルスをカウントし
てパラレル・インタフェース・アダプタに転送し、マイ
クロ・プロセッサ・ユニット部２がパラレル・インタフ
ェース・アダプタからデータを読み出すことを想定した
ものである。
【００３７】ここで、少なくともパラレル・インタフェ
ース・アダプタをイネーブルにし、マイクロ・プロセッ
サ・ユニット部２に割込みをかける動作については図１
の構成と同じである。
ース・アダプタをイネーブルにし、マイクロ・プロセッ
サ・ユニット部２に割込みをかける動作については図１
の構成と同じである。
【００３８】図２の構成の最大の特徴は、二重化された
光伝送端局装置のＡ系及びＢ系からのエラーパルスを処
理するに当たって、Ａ系又はＢ系のうち現用になってい
る系のみについて、しかも、エラーをカウントしている
時のみマイクロ・プロセッサ・ユニット部２がパラレル
・インタフェース・アダプタに格納されたデータを読み
出すようにした点である。
光伝送端局装置のＡ系及びＢ系からのエラーパルスを処
理するに当たって、Ａ系又はＢ系のうち現用になってい
る系のみについて、しかも、エラーをカウントしている
時のみマイクロ・プロセッサ・ユニット部２がパラレル
・インタフェース・アダプタに格納されたデータを読み
出すようにした点である。
【００３９】このために、ラッチ回路１４及び２４の出
力側にセレクタ１５及び２５を設け、コントロールパス
６からＡ系又はＢ系のいずれが現用系となっているかを
示す信号を取り出して、例えば、Ａ系のセレクタ１５の
一方の入力端子には該信号を直接供給し、Ｂ系のセレク
タ２５の一方の入力端子には該信号の論理レベルをイン
バータ２６によって反転させて供給している。そして、
セレクタ１５のもう一方の入力端子にはラッチ回路１４
の出力を供給し、セレクタ２５のもう一方の入力端子に
はラッチ回路２４の出力を供給する。
力側にセレクタ１５及び２５を設け、コントロールパス
６からＡ系又はＢ系のいずれが現用系となっているかを
示す信号を取り出して、例えば、Ａ系のセレクタ１５の
一方の入力端子には該信号を直接供給し、Ｂ系のセレク
タ２５の一方の入力端子には該信号の論理レベルをイン
バータ２６によって反転させて供給している。そして、
セレクタ１５のもう一方の入力端子にはラッチ回路１４
の出力を供給し、セレクタ２５のもう一方の入力端子に
はラッチ回路２４の出力を供給する。
【００４０】ここで、セレクタと命名した回路を実現す
る手段は多数ありうるが、最も簡単な構成として論理積
回路を使用すれば、図２の２つのパラレル・インタフェ
ース・アダプタのうち一方のみをイネーブルにすること
ができる。
る手段は多数ありうるが、最も簡単な構成として論理積
回路を使用すれば、図２の２つのパラレル・インタフェ
ース・アダプタのうち一方のみをイネーブルにすること
ができる。
【００４１】今、コントロールバス６から供給される信
号の論理レベルが“１”の時にＡ系が現用系でＢ系が予
備系であり、コントロールバス６から供給される信号の
論理レベルが“０”の時にＢ系が現用系でＡ系が予備系
であるものとする。一方、ラッチ回路の動作は図１の構
成の場合と全く同じであるので、エラーカウンタがエラ
ーをカウントしていればその旨を示す論理レベル“１”
の信号を出力する。
号の論理レベルが“１”の時にＡ系が現用系でＢ系が予
備系であり、コントロールバス６から供給される信号の
論理レベルが“０”の時にＢ系が現用系でＡ系が予備系
であるものとする。一方、ラッチ回路の動作は図１の構
成の場合と全く同じであるので、エラーカウンタがエラ
ーをカウントしていればその旨を示す論理レベル“１”
の信号を出力する。
【００４２】この時、コントロールバス６から論理レベ
ル“１”の信号が供給されていれば、セレクタ２５の一
方の入力端子には論理レベル“０”の信号が供給される
ことになるので、パラレル・インタフェース・アダプタ
２３はイネーブルにならないし、マイクロ・プロセッサ
・ユニット部２に対して割込みがかからないのでマイク
ロ・プロセッサ・ユニット部２はパラレル・インタフェ
ース・アダプタ２３からはデータを読み出すことをしな
い。
ル“１”の信号が供給されていれば、セレクタ２５の一
方の入力端子には論理レベル“０”の信号が供給される
ことになるので、パラレル・インタフェース・アダプタ
２３はイネーブルにならないし、マイクロ・プロセッサ
・ユニット部２に対して割込みがかからないのでマイク
ロ・プロセッサ・ユニット部２はパラレル・インタフェ
ース・アダプタ２３からはデータを読み出すことをしな
い。
【００４３】従って、マイクロ・プロセッサ・ユニット
部２がデータを読み出す可能性があるのはパラレル・イ
ンタフェース・アダプタ１３だけである。しかも、エラ
ーカウンタ１１がエラーをカウントしていない時にはラ
ッチ回路１４の出力の論理レベルが“０”であるので、
現用系であってもエラーをカウントしていない時にはマ
イクロ・プロセッサ・ユニット部２はパラレル・インタ
フェース・アダプタ１３からデータを読み出すことをし
ない。
部２がデータを読み出す可能性があるのはパラレル・イ
ンタフェース・アダプタ１３だけである。しかも、エラ
ーカウンタ１１がエラーをカウントしていない時にはラ
ッチ回路１４の出力の論理レベルが“０”であるので、
現用系であってもエラーをカウントしていない時にはマ
イクロ・プロセッサ・ユニット部２はパラレル・インタ
フェース・アダプタ１３からデータを読み出すことをし
ない。
【００４４】このことは、コントロールバス６から供給
される信号の論理レベルが“０”で、Ｂ系が現用系でＡ
系が予備系の場合にも同様である。
される信号の論理レベルが“０”で、Ｂ系が現用系でＡ
系が予備系の場合にも同様である。
【００４５】即ち、図２の構成においては、二重化構成
になっているために光伝送端局装置の数が多くなってい
ても、現用系で且つエラーをカウントしている場合のみ
マイクロ・プロセッサ・ユニット部２がパラレル・イン
タフェース・アダプタからデータを読み出すようになる
ので、マイクロ・プロセッサ・ユニット部２の処理負荷
を軽減することができる。
になっているために光伝送端局装置の数が多くなってい
ても、現用系で且つエラーをカウントしている場合のみ
マイクロ・プロセッサ・ユニット部２がパラレル・イン
タフェース・アダプタからデータを読み出すようになる
ので、マイクロ・プロセッサ・ユニット部２の処理負荷
を軽減することができる。
【００４６】同時に、パラレル・インタフェース・アダ
プタ又はバッファ回路の消費電力の低減を図ることがで
きることは、図１の構成と同様である。
プタ又はバッファ回路の消費電力の低減を図ることがで
きることは、図１の構成と同様である。
【００４７】さて、上記では汎用的なパラレル・インタ
フェース・アダプタを介してエラーカウント結果をマイ
クロ・プロセッサ・ユニット部が読み出すことを想定し
て説明したが、大型であってもアラーム・インタフェー
スを介してエラーカウント結果を読み出すことも可能で
ある。即ち、本発明は、伝送される主信号の符号誤り数
をエラーカウンタにてカウントして一般的なインタフェ
ース・アダプタを介してマイクロ・プロセッサ・ユニッ
ト部に転送するエラーカウント装置であって、該エラー
カウンタがエラーをカウントしたことを示す信号によっ
て、該インタフェース・アダプタをイネーブルにすると
共に、該エラーカウンタがエラーをカウントしたことを
示す信号によってマイクロ・プロセッサ・ユニット部に
割込みをかける構成を備えることを特徴とするエラーカ
ウント装置、及び、伝送される主信号の符号誤り数をエ
ラーカウンタにてカウントして一般的なインタフェース
・アダプタを介してマイクロ・プロセッサ・ユニット部
に転送するエラーカウント装置であって、該エラーカウ
ンタがエラーをカウントしたことを示す信号と、エラー
カウントの対象装置が現用系であることを示す信号の論
理積演算結果によって、該インタフェース・アダプタを
イネーブルにすると共に、該論理積演算結果によってマ
イクロ・プロセッサ・ユニット部に割込みをかける構成
を備えることを特徴とするエラーカウント装置であると
いうことができる。
フェース・アダプタを介してエラーカウント結果をマイ
クロ・プロセッサ・ユニット部が読み出すことを想定し
て説明したが、大型であってもアラーム・インタフェー
スを介してエラーカウント結果を読み出すことも可能で
ある。即ち、本発明は、伝送される主信号の符号誤り数
をエラーカウンタにてカウントして一般的なインタフェ
ース・アダプタを介してマイクロ・プロセッサ・ユニッ
ト部に転送するエラーカウント装置であって、該エラー
カウンタがエラーをカウントしたことを示す信号によっ
て、該インタフェース・アダプタをイネーブルにすると
共に、該エラーカウンタがエラーをカウントしたことを
示す信号によってマイクロ・プロセッサ・ユニット部に
割込みをかける構成を備えることを特徴とするエラーカ
ウント装置、及び、伝送される主信号の符号誤り数をエ
ラーカウンタにてカウントして一般的なインタフェース
・アダプタを介してマイクロ・プロセッサ・ユニット部
に転送するエラーカウント装置であって、該エラーカウ
ンタがエラーをカウントしたことを示す信号と、エラー
カウントの対象装置が現用系であることを示す信号の論
理積演算結果によって、該インタフェース・アダプタを
イネーブルにすると共に、該論理積演算結果によってマ
イクロ・プロセッサ・ユニット部に割込みをかける構成
を備えることを特徴とするエラーカウント装置であると
いうことができる。
【００４８】
【発明の効果】以上詳述した如く、本発明によれば、符
号誤りをカウントする対象が増加しても、マイクロ・プ
ロセッサ・ユニット部の処理負荷を軽減することができ
るエラーカウント装置を実現することができる。
号誤りをカウントする対象が増加しても、マイクロ・プ
ロセッサ・ユニット部の処理負荷を軽減することができ
るエラーカウント装置を実現することができる。
【００４９】即ち、第一の発明によれば、該エラーカウ
ンタがエラーをカウントしたことを示す信号によって、
該インタフェース・アダプタをイネーブルにすると共
に、該エラーカウンタがエラーをカウントしたことを示
す信号によってマイクロ・プロセッサ・ユニット部に割
込みをかけるので、マイクロ・プロセッサ・ユニット部
は該エラーカウンタがエラーをカウントした時だけデー
タを読み出せばよく、該マイクロ・プロセッサ・ユニッ
ト部の処理負荷を軽減することができるエラーカウント
装置を実現することができる。
ンタがエラーをカウントしたことを示す信号によって、
該インタフェース・アダプタをイネーブルにすると共
に、該エラーカウンタがエラーをカウントしたことを示
す信号によってマイクロ・プロセッサ・ユニット部に割
込みをかけるので、マイクロ・プロセッサ・ユニット部
は該エラーカウンタがエラーをカウントした時だけデー
タを読み出せばよく、該マイクロ・プロセッサ・ユニッ
ト部の処理負荷を軽減することができるエラーカウント
装置を実現することができる。
【００５０】又、第二の発明によれば、該エラーカウン
タがエラーをカウントしたことを示す信号と、エラーカ
ウントの対象装置が現用系であることを示す信号の論理
積演算結果によって、該インタフェース・アダプタをイ
ネーブルにすると共に、該論理積演算結果によってマイ
クロ・プロセッサ・ユニット部に割込みをかけるので、
該マイクロ・プロセッサ・ユニット部は現用系でしかも
エラーをカウントした時だけデータを読み出せばよく、
対象装置が二重化系になっている場合にも、該マイクロ
・プロセッサ・ユニット部の処理負荷を軽減することが
できるエラーカウント装置を実現することができる。
タがエラーをカウントしたことを示す信号と、エラーカ
ウントの対象装置が現用系であることを示す信号の論理
積演算結果によって、該インタフェース・アダプタをイ
ネーブルにすると共に、該論理積演算結果によってマイ
クロ・プロセッサ・ユニット部に割込みをかけるので、
該マイクロ・プロセッサ・ユニット部は現用系でしかも
エラーをカウントした時だけデータを読み出せばよく、
対象装置が二重化系になっている場合にも、該マイクロ
・プロセッサ・ユニット部の処理負荷を軽減することが
できるエラーカウント装置を実現することができる。
【図１】 本発明の第一の実施の形態。
【図２】 本発明の第二の実施の形態。
【図３】 本発明に係わるエラーカウント装置の原理的
構成。
構成。
【図４】 従来のエラーカウント装置。
１ 発振器 ２ マイクロ・プロセッサ・ユニット部（ＭＰＵ部） ３ インタフェースバス ４ アドレスバス ５ データバス ６ コントロールバス １０ エラーカウント部 １０ａ エラーカウント部 １１、２１、ｎ１ エラーカウンタ １２、２２、ｎ２ バッファ回路（ＢＵＦＦ） １３、２３、ｎ３ パラレル・インタフェース・アダプ
タ １４、２４ ラッチ回路（ＬＵＣＨ） １５、２５ セレクタ（ＳＥＬ） ２６ インバータ
タ １４、２４ ラッチ回路（ＬＵＣＨ） １５、２５ セレクタ（ＳＥＬ） ２６ インバータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−44228（ＪＰ，Ａ) 特開 平２−143625（ＪＰ，Ａ) 特開 昭58−51645（ＪＰ，Ａ) 特開 昭63−92586（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 1/00 G06F 3/00
Claims (2)
- 【請求項１】伝送される主信号の符号誤り数をエラーカ
ウンタにてカウントしてインタフェース・アダプタを介
してマイクロ・プロセッサ・ユニット部に転送するエラ
ーカウント装置であって、 該エラーカウンタがエラーをカウントしたことを示す信
号によって、該インタフェース・アダプタをイネーブル
にすると共に、該エラーカウンタがエラーをカウントし
たことを示す信号によってマイクロ・プロセッサ・ユニ
ット部に割込みをかける構成を備えることを特徴とする
エラーカウント装置。 - 【請求項２】伝送される主信号の符号誤り数をエラーカ
ウンタにてカウントしてインタフェース・アダプタを介
してマイクロ・プロセッサ・ユニット部に転送するエラ
ーカウント装置であって、 該エラーカウンタがエラーをカウントしたことを示す信
号と、エラーカウントの対象装置が現用系であることを
示す信号の論理積演算結果によって、該インタフェース
・アダプタをイネーブルにすると共に、該論理積演算結
果によってマイクロ・プロセッサ・ユニット部に割込み
をかける構成を備えることを特徴とするエラーカウント
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09322292A JP3203751B2 (ja) | 1992-04-14 | 1992-04-14 | エラーカウント装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09322292A JP3203751B2 (ja) | 1992-04-14 | 1992-04-14 | エラーカウント装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05292066A JPH05292066A (ja) | 1993-11-05 |
| JP3203751B2 true JP3203751B2 (ja) | 2001-08-27 |
Family
ID=14076538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09322292A Expired - Fee Related JP3203751B2 (ja) | 1992-04-14 | 1992-04-14 | エラーカウント装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3203751B2 (ja) |
-
1992
- 1992-04-14 JP JP09322292A patent/JP3203751B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05292066A (ja) | 1993-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010529 |
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