SU1275514A1 - Устройство дл передачи и приема цифровой информации - Google Patents
Устройство дл передачи и приема цифровой информации Download PDFInfo
- Publication number
- SU1275514A1 SU1275514A1 SU853919431A SU3919431A SU1275514A1 SU 1275514 A1 SU1275514 A1 SU 1275514A1 SU 853919431 A SU853919431 A SU 853919431A SU 3919431 A SU3919431 A SU 3919431A SU 1275514 A1 SU1275514 A1 SU 1275514A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- information
- amplifier
- inputs
- Prior art date
Links
Landscapes
- Dc Digital Transmission (AREA)
Description
Изобретение относитс к технике св зи, в частности к передаче информации между вычислительными устройствами
Цель изобретени - повышение достоверности информации за счет .обнаружени сбоев.
На фиг.1 приведена функциональна схема устройства; на фиг.2 - пример реализации приемных и передающих усилителей .
Устройство дл передачи приема цифровой информации (фиг.1) содержит передатчик 1, состо щий из первого 2 и второго 3 усилителей-инверторов, первого 4 и второго 5 элементов И, элементов НЕ 6, первой 7 и второй 8 линии св зи. Устройство содержит также приемник 9, состо щий из первого 10 и второго 11 усилителей, элемента ИЛИ 1.2, элемента И-НЕ 13 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14.
Усилитель-инвертор 2 (3) содержит (фиг.2) элемент НЕ 15, усилитель 16 и элементы 17 и 18 нагрузки. Усилитель 10 (11) содержит (фиг.2) 25 элементы 19 и 20 нагрузки и приемный усилитель 21. Приведенна реализаци обеспечивает устойчивую передачу информации на рассто нии до 20 м. Остальные эле менты устройства использованы по сво ему пр мому назначению, и дл реализации схемы устройства могут быть ис пользованы серийные микросхемы. Устройство работает следующим образом . При отсутствии информации на информационном и тактовом входах устройства присутствует потенциальный уровень логического О, который поступает на входы усилителей-инверторов 2 и 3. С выходов усилителей-инверторов 2 и 3 потенциальный уровень логической 1 поступает соответственно на линии 7 и 8 св зи. Таким образом достигаетс третье устойчивое состо ние: при отсутствии информации на обеих лини х 7 и 8 - уровень логической 1. В этом случае уровень логической 1 с выходов усилителей 10 и 11 поступает соответственно на первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14, в результате чего на его выходе (тактовый выход устройства) присутствует уровень логического О. Кроме того, уровень логической 1 с выхода усилител 10 через элемент ИЛИ 12 поступает на первый вход элемента И-НЕ 13, на второи вход которого поступает уровень логической Г с выхода усилител 11, в результате чего на выходе элемента И-НЕ 13 (информационный выход устройства ) присутствует уровень логического О.
Следовательно, предлагаемое устройство повтор ет состо ние входов на своих выходах соответственно при отсутствии передачи информации, что отличает его от известного устройства , которое в этом случае трансформирует состо ние 00 на входах в состо ние 10 на выходах (уровень логической 1 на информационном выхо- де) , что требует дополнительно о оборудовани дл идентификации входов и выходов при отсутствии передачи.
При передаче бита информации на тактовом входе устройства присутствует уровень логической 1. Если при этом передаетс бит информации уровн логической 1, через элементы НЕ 6 и И 4 и усилитель-инвертор 2 он
тор 2 поступает в линию 7 уровнем логического О, тактовый же импульс через элемент И 5 и усилитель-инвертор 3 поступает в линию 8 уровнем логической 1. В приемнике 9 устройства состо ние выходов усилителей 10 и 11 интерпретируетс элементом ИСКЛЮЧАЮЩЕЕ ИЛИ в уровень логической 1 на тактовом выходе устройства.
Кроме того, с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 уровень логичес сой 1 через элемент ИЛИ 12 поступает на первый вход элемента И-НЕ. 13, на второй вход которого с выхода усилител
11 поступает уровень логической 1, в результате чего на информационном выходе устройства присутствует уровень логического О. поступает в линию 7, тактовый же импульс через элемент И 5 и усилительинвертор 3 поступает в линию 6 уровнем логического О. В приемнике 9 устройства состо ние выходов усилителей 10 и 11 интерпретируетс элемен.том ИСКЛЮЧАЮЩЕЕ ИЛИ 14 в уровень ло- . гической 1 на тактовом выходе устройства . Кроме того, уровень логического О с выхода усилител 11 поступает на второй вход элемента И-НЕ 13, в результате чего на информационном выходе устройства присутствует - уровень логической 1. Если передаетс бит информации уровн логического О, он через элементы НЕ 6 и И 4 и усилитель-инверЕсли в лини х св зи при передаче бита информации возникает сбой типа 00 , элемент ИСКЛЮЧАЮиЩЙ ИЛИ 14 интерпретирует состо ние выходов усилителей 10 и 11 в уровень логического О на тактовом вьгходе устройства, а элемент И-НЕ 13 уровень логического О на выходе усилител 11 интерпр ирует в уровень логической 1 на инфо 1мационном выходе устройства. Следовательно, предлагаемое устройство в отличие от известного способно фиксировать возникновение в лини- х св зи сбойную ситуацию.
Работа устройства иллюстрируетс таблицей истинности.
Таким образом, предлагаемое устройство по сравнению с известным имеет больший коэффициент использовани оборудовани , так как оно способно воспроизводить истинное состо ние входов при отсутствии передачи информации и, следовательно, не требует в этом случае дополнительных аппаратных затрат на воспроизведение истинного состо ни входов, а также дополнительно обладает способностью фиксировать сбойную ситуацию типа 00 на лини х св зи, что примерно в два раза превышает достоверность передачи информации при использовании предлагаемого устройства в системах, используюЕ1их любые принципы контрол достоверности передачи информации.
В лини х св зи при передаче информации могут возникать два типа сбойных ситуаций 00 и 11 (так как нулевой бит передаетс по лини м св зи комбинаций 01, а единичный - 10).
0 При больших объемах передачи информации примерно половина сбоев на лини х св зи должна быть типа 00 и , следовательно , устройство способно зафиксировать примерно половину всех
5 сбоев Пусть при использовании известного устройства дл передачи и приема информации веро тность необнаружени сбо на лини х св зи средствами контрол достоверности систе0 мы составл ет Р . Тогда при использовании предлагаемого устройства веро тность необнаружени сбо в линии св зи будет не хуже, чем ,5 Р , т.е. по крайней мере в два раза ни5 же. Кроме того, предлагаемое устройство реализовано при меньших аппаратных затратах, так как в приемнике устройства использовано п ть элементов , в отличие от известного устройства , где приемник построен на семи элементах.
00100-11о о
Q 1 1 1 о о 1О 1
Claims (1)
1 1 О . О 1 1 О11 Формула изобретени Устройство дл передачи и приема цифровой информации, содержащее на передающей стороне элемент НЕ, выход И, 55 которого соединен с первым входом первого элемента И, вьгход первого элемента И соединен с входом пе1)вого усилител -инвертора, второй элемент выход которого соединен с входом второго усилител -инвертора, вход элемента НЕ и первый вход второго элемента И объединены и вл ютс информационным входом устройства, вторые входы первого и второго элементов И объединены и вл ютс тактовым входом устройства, выходы первого и второго усилителей-инверторов соединены соответственно с перйой и второй лини ми св зи, на приемной стороне - первый и второй усилители, входы которых подключены соответ- . ственно к первой и второй лини м св зи , и элемент И-НЕ, выход которого вл етс информационным выходом уст/J
ig.
ройства, отличающеес тем, что, с целью повьшени достоверности информацииj на приемной стороне вве5 дены элемент ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ . ИЛИ, выход первого усилител соединен с первыми входами элементов ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго усилител соединен с первым входом
10 элемента И-НЕ и вторым входом элемента ИСКЛЮЧАЩЕЕ ИЛИ, выход которого соединен с вторым входом, элемента ИЛИ и вл етс тактовым выхот- дом устройства, выход элемента
15 ИЛИ соединен с вторым -входом элемента И-НЕ.
8- 7
W
//
Фиг. 1
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853919431A SU1275514A1 (ru) | 1985-05-07 | 1985-05-07 | Устройство дл передачи и приема цифровой информации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853919431A SU1275514A1 (ru) | 1985-05-07 | 1985-05-07 | Устройство дл передачи и приема цифровой информации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1275514A1 true SU1275514A1 (ru) | 1986-12-07 |
Family
ID=21185743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853919431A SU1275514A1 (ru) | 1985-05-07 | 1985-05-07 | Устройство дл передачи и приема цифровой информации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1275514A1 (ru) |
-
1985
- 1985-05-07 SU SU853919431A patent/SU1275514A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 499683, кл. Н 04 L 1/06, 1978. Авторское свидете;1ьство СССР № 1065866, кл. G 08 С 19/16, 1983 (54)УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА ЦИФРОВОЙ ИНФОРМАЦИИ (57)Изобретение относитс к технике св зи, в частности к организа1 и передачи информации между двум интеллектуальными терминалами. .Устройство позвол ет повысить коэффициент испот ьзовани , увеличить достоверность информации за счет приема только раз решенных кодовых комбинаций. Устройство обеспечивает передачу информационного бита при наличии на тактовом входе уровн логической 1. При этом, если на информационном входе присутствует уровень логического с выхода элемента НЕ черезэлемент И на выход усилител -инвертора поступает уровень логического О, а с вы хода элемента И на выход усилител инвертора - уровень логической 1. Таким образом, в лини х св зи присутствует логическа комбинаци 04 На приемной стороне уровни логических О и 1 с выходов соответствующих усилителей преобразуютс элементом ИСКЛЮЧАЮиЕЕ ИЛИ в у * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4344180A (en) | Redundant word frame synchronization circuit | |
GB1493899A (en) | Series closed loop transmission system | |
EP0090019B1 (en) | Multiple source clock encoded communications error detection circuit | |
US5132991A (en) | Frame error detection system | |
SU1275514A1 (ru) | Устройство дл передачи и приема цифровой информации | |
EP0130429B1 (en) | Failure detection apparatus | |
US5285459A (en) | HDB3 code violation detector | |
US4464756A (en) | System for error detection in frequency shift keyed signals | |
US5235603A (en) | System for determining loss of activity on a plurality of data lines | |
KR970011740B1 (ko) | Hdlc nrzi 통신시스템에서의 선로이중화장치 | |
SU1156273A1 (ru) | Трехканальна резервированна вычислительна система | |
GB2074426A (en) | Logic circuitry for intercommunication between distant bus systems | |
SU1640706A1 (ru) | Устройство дл передачи информации | |
KR920000388B1 (ko) | 송·수신 데이타 충돌 감지회로 | |
KR920004806Y1 (ko) | 직렬통신 잡음 제거회로 | |
SU1019657A1 (ru) | Приемник дискретной информации | |
SU1446623A1 (ru) | Устройство дл контрол принимаемой информации | |
JP3203751B2 (ja) | エラーカウント装置 | |
SU720773A1 (ru) | Устройство дл передачи дискретной информации | |
SU1283743A1 (ru) | Устройство дл контрол преобразовани информации | |
SU610153A1 (ru) | Устройство дл приема информации | |
SU1552382A1 (ru) | Устройство дл контрол кодов | |
JPH04267631A (ja) | パリティビット付加方式 | |
JPS5918897B2 (ja) | 送信局における伝送結果判定装置 | |
JPH048032A (ja) | 通信装置の障害検出装置 |