KR970011740B1

KR970011740B1 - Hdlc nrzi 통신시스템에서의 선로이중화장치

Info

Publication number: KR970011740B1
Application number: KR1019940012918A
Authority: KR
Inventors: 이기수
Original assignee: 주식회사 나라계전; 문성주
Priority date: 1994-06-09
Filing date: 1994-06-09
Publication date: 1997-07-15
Also published as: KR960003182A

Abstract

없음.

Description

HDLC NRZI 통신시스템에서의 선로이중화장치

제 1 도는 종래의 버스이중화시스템의 개략도.

제 2 도는 본 발명에 따른 선로이중화장치의 블록도,

제 3 도는 본 발명에 따른 선로이중화장치의 데이터검출기의 블럭도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 제1데이터송수신부2 : 제2데이터송수신부

3 : 제1데이터검출기4 : 제2데이타검출기

5 : 디코더6 : 멀티플렉서(MUX)

7 : SIO부(serial input/output)8 : 제1AND 게이트부

9 : 제2AND 게이트부11 : 에지검출부

12 : 카운터13 : 비교기

14 : CPU15 : SIO1

16 : SIO217 : 신호변환부 1

18 : 신호변환부 219 : 버스 1

20 : 버스 2

본 발명은 HDLC NRZI 방식의 디지털 통신에서 사용하기 위한 선로이중화장치에 관한 것으로서, 더욱 구체적으로는 데이터검출회로를 채용하여 하나의 SIO(serial input/output) 회로만으로도 데이터송수신을 수행할 수 있도록 구성된 선로이중화장치에 관한 것이다.

종래의 HDLC NRZI 방식의 디지털 통신에 있어서는 통신선로를 이중화시키기 위해서 버스이중화시스템을 채용하는 방식을 사용하고 있었다. 제1도는 종래 사용되는 버스이중화시스템의 일구성을 나타내는 개략적인 블럭회로도이다.

도시된 바와 같이, 버스이중화시스템은 원격지로부터 또는 원격지로 신호를 송수신하기 위한 한 쌍의 버스 1 및 버스 2(19,20)와, 상기 버스 1(19) 및 버스 2(20)와 각각 연결된 신호변환부 1 및 신호변환부 2(17,18)와, 상기 신호변환부 1 및 신호변환부 2(17,18)와 연결되어서 신호를 CPU(14)로 출력시키기 위한 한 쌍의 SIO1 및 SIO2(15,16)(SIO : serial input/output) 회로를 채용하고 있다.

상기 버스이중화시스템에서는, 데이터전송통로가 되는 버스 1, 버스 2(19,20)를 통하여 데이터송수신부로 부터 전송되어온 수신 및 송신데이터의 수신상태를 감지하여, SIO1(15) 또는 SIO2(16)를 신호의 입력순서에 따라서 먼저 처리하는 등으로 소프트웨어적으로 CPU(14)에서 데이터를 처리하는 방식이므로 CPU(14)에 많은 부하가 걸리게 되며 결과적으로는 송수신속도가 저하되는 문제점이 발생되었던 것이다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 데이터검출회로를 사용하여 버스를 통하여 입력되는 신호중에서 데이터유무를 검출하는 방식을 채용함으로서 종래의 소프트웨어적인 데이터처리와는 달리 CPU에 부담을 주지 않을 뿐만 아니라, 멀티플렉서를 채용하여 하나의 SIO 회로만으로도 통신선로를 이중화시킬 수 있는 선로이중화장치를 제공하는데 그 목적이 있다.

또한, 본 발명은 데이터검출회로의 기준시간을 발생시키기 위하여 기존의 RC회로를 사용하지 않고 보클럭(baud clock)을 사용함으로써 정확한 시간측정이 가능한 선로이중화장치를 제공하는데 다른 목적이 있다.

본 발명에 의한 선로이중화장치는, 이중화된 통신선호의 버스 1, 버스 2(19,20)으로부터 데이터를 송수신하기 위한 제1 및 제2데이터송수신부(1,2); 일측입력단이 상기 제1데이터송수신부(1)의 수신출력단(RX)에 연결되며, 타측입력단의 상태신호에 따라서 수신출력단(RX)으로부터의 신호를 출력하는 제1 및 제2AND게이트부(8,9); 상기 제1 및 제2AND게이트부(8,9)로부터 수신된 데이터중에서 하이(H) 또는 로우(L) 신호가 연속적으로 8개 이상 발생되는가를 판단하고 이에 따른 상태신호를 상기 제2 및 제1AND 게이트부(9,8)의 타측입력단에 각각 출력시키는 제1 및 제2데이터검출기(3,4); 상기 제1 및 제2데이터검출기(3,4)로부터의 출력을 디코딩하여 제어신호를 발생시키기 위한 디코더(5); 상기 디코더(5)로부터 출력된 제어신호에 의하여 제1데이터송수신부(1)와 제2데이터송수신부(2)중의 수신신호중의 하나를 선택하여 전송하기 위한 멀티플렉서(6); 및 상기 멀티플렉서(6)로부터의 데이터신호를 수신하여 시리얼통신을 수행하는 SIO부(7)로 구성됨을 특징으로 한다.

또한 본 발명에 따른 선로이중화장치의 데이터검출기는 버스를 통해 수신된 데이터신호의 상승에지부와 하강에지부를 검출하기 위한 에지검출부(11)와, 보레이트클럭(baud rate clock)을 클럭신호로 받아 검출된 에지부의 수를 카운트하는 카운터(12)와, 카운터(12)로부터의 출력이 8보다 큰가를 비교하는 비교기(13)로 구성된다.

이하 첨부된 도면을 참고하여 HDLC NRZI 통신방식을 채용한 디지털 통신시스템에서 사용되는 본 발명에 따른 선로이중화장치의 구성 및 동작을 상세히 설명하면 다음과 같다.

제2도는 본 발명에 따른 선로이중화장치의 블록회로도로서, 제1 및 제2데이터송수신부(1,2), 제1 및 제2데이터검출기(3,4), 디코더(5), 멀티플렉서(6), SIO부(7), 그리고, 제1 및 제2AND게이트부(8,9)로 구성되어 있다. 또한 본 발명에 따른 데이터검출기(3,4)는, 제3도를 참고하면 에지검출부(11), 카운터부(12) 및 비교기(13)로 구성됨을 알 수 있다.

제2도 및 제3도를 참고하여 상기 구성에 따른 본 발명의 선로이중화장치의 동작을 설명하면, HDLC NRZI 통신방식에서의 비트패턴은 하이 또는 로우상태가 연속적으로 8비트 이상 발생할 수 있다. 이 원리를 이용하면, 데이터열에서 동일한 레벨의 신호가 하이 또는 로우 상태중의 하나로서 어느 신호이든가 8비트의 시간이상 발생하면 데이터가 없음을 알 수 있다.

먼저 데이터수신시를 설명하면, 버스 1(19), 버스 2(20)를 통하여 수신된 데이터들은 각각 제1데이터송수신부(1)와 제2데이터송수신부(2)의 수신출력단(RX)를 통하여 출력된다. 출력되는 수신신호는 각각 제1 및 제2AND게이트부(8,9)의 일측입력이 되며 또한 멀티플렉서(6)에 입력된다. 제1 및 제2AND게이트부(8,9)는 각각 2개의 입력을 가지고 있으며, 하나의 입력은 상기 제1 및 제2데이터송수신부(1,2)의 수신출력단(RX)에 연결되고, 타측입력은 제2 및 제1데이터검출기(4,3)의 출력측과 연결되어 있다. 상기 AND 게이트부의 타측입력은 특히 AND 게이트부에 직접 연결되지 않은 데이터검출기, 도시된 바와 같이 제1AND 게이트부(8)에는 제2데이타검출기(4)의 출력이 제2AND 게이트부(9)에는 제1데이타검출기(3)의 출력이 각각 연결된다.

데이터검출기(3,4)로 입력되는 제1 및 제2AND게이트부(8,9)의 출력신호는, 제3도를 참고하면, 데이터검출기(3,4)의 데이터검출부(11)에서 수신데이터의 상승에지부와 하강에지부를 검출하여 카운터(12)의 인에이블단자로 출력된다. 카운터(12)는 SIO(SIO : serial input/output)부에서 사용하는 보레이트클럭을 클럭신호로서 사용하여 수신데이터에 포함된 에지검출수를 계산하여 비교기(13)로 출력한다.

비교기(13)는 카운터(12)로부터의 출력값이 "8"보다 큰가 아닌가를 비교하여 카운터값이 8보다 적으면 데이터의 존재를 표시하는 신호(L)를 출력하고, 카운터값이 8보다 크면 데이터가 없음을 표시하는 신호(H)를 출력한다. 데이터검출기(3,4)로부터 출력된 데이터 유무검출신호는 디코더(5)에서 디코딩되며, 상기 디코더(5)로부터의 출력신호는 멀티플렉서(6)의 제어신호로서 사용되며, 멀티플렉서(6)에서는 버스 1(19), 버스 2(20)를 통하여 제1 및 제2데이터송수신부(1,2)로 수신된 데이터중의 유효데이터를 선택하여 SIO부(7)로 출력한다.

상기 제1 및 제2데이터송수신부(1,2) 전부에 아무런 신호입력이 없으면 제1AND 게이트부(8)의 입력은 하나는 L가 되고, 타측입력은 H(상기 설명 참조)가 된다. 타측입력은 데이터검출기로부터 피드백되는 신호수신입력을 의미한다. 이것은 제2AND 게이트부(9)도 동일한 상태가 된다.

이러한 상태에서 제1데이터송수신부(1)의 수신출력단(RX)에서 신호가 입력되면 제1AND 게이트부(8)를 신호가 통과하면서 제1데이타검출기(3)에 신호가 입력된다. 제1데이타검출기(3)에서는 제3를 참고한 상기의 설명에서와 같이 에지수를 검출하여 신호있음상태를 출력한다. 이 출력된 신호있음상태는 디코더(5)에 입력되어서 멀티플렉서(6)를 제어한다. 즉 멀티플렉서(6)에서는 제1데이타검출기(3)로부터 신호있음이 입력되면 제1데이터송수신부(1)로부터 입력되는 수신신호를 SIO부(7)로 입력되도록 통신선로를 제어한다.

이 때 제2AND 게이트부(9)의 일측입력단에는 상기 제1데이타검출기(3)로부터의 신호있음신호(L)가 입력되어서 제1데이터송수신부(1)를 통하여 수신되는 신호입력이 완료될 때까지 일시적으로 차단된다. 제1데이터송수신부(1)를 통한 신호입력이 완료되면 제1데이타검출기(3)에서는 신호없음을 감지하여 해당신호(H)를 출력한다. 따라서 제2AND 게이트부(9)에서는 제2데이터송수신부(2)에서의 신호를 수신할 수 있는 대기상태가 된다.

제2데이터송수신부(2)의 수신출력단(RX)으로부터 신호가 입력되면 상기와 같은 과정을 반복하여 제2데이터송수신부(2)의 신호를 SIO부(7)에 입력되도록 멀티플렉서(6)를 제어한다.

따라서 SIO부(7) 하나만을 선로이중화장치를 구성하므로 실제로는 하나의 송수신데이터만을 처리하면 되므로 CPU(14)는 그만큼 처리부하가 감소되며, 또한 이중화선로(버스 1, 버스 2)를 통하여 송수신되는 데이터들이 데이터수신시의 인터벌(interval)로 인하여 신호차가 발생되더라도 버스 1(19), 버스 2(20)의 수신신호중 하나를 하드웨어적으로 선택하게 되어 본 발명의 선로이중화장치에서 여과되므로, 데이터수신에러 발생확률이 감소하게 되는 것이다.

또한 데이터송신시에는 SIO부(7)의 송신단자로부터 제1 및 제2데이터송수신부(1,2)를 통하여 버스 1(19), 버스 2(20)를 통하여 전송된다.

전술한 바와 같이, 본 발명에 따른 선로이중화장치는 종래 시스템이 SIO를 2개 사용하여 수신데이터와 송신데이터를 소프트웨어적으로 처리한데 비하여, 하나의 SIO만을 사용하여 수신 및 송신데이터를 하드웨어적으로 처리하게 되므로, CPU의 처리부하를 크게 줄일 수 있으며, 또한 본 발명의 데이터검출기는 기준시간 발생을 위해 기존의 RC회로로부터의 출력을 클럭신호로 사용하지 않고 SIO에서 사용하는 보레이트 클럭을 그대로 사용하므로 온도나 외부요인으로 인한 오차없이 정확한 시간측정이 가능하므로 데이터수신 에러의 발생을 방지할 수 있는 유용한 발명인 것이다.

본 발명은 기재된 구체예에 대해서만 설명되었지만, 본 발명의 사상과 범위내에서 변경이나 변형할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변경이나 변형은 첨부된 특허청구범위에 속한다 할 것이다.

Claims

이중화된 통신선로의 버스 1, 버스 2(19,20)으로부터 데이터를 송수신하기 위한 제1 및 제2데이터송수신부(1,2); 일측입력단이 상기 제1 및 제2데이터송수신부(1,2)의 각각의 수신출력단(RX)에 연결되며, 타측입력단의 상태신호에 따라서 수신출력단(RX)으로부터의 신호를 출력하는 제1 및 제2AND게이트부(8,9); 상기 제1 및 제2AND게이트부(8,9)로부터 수신된 데이터중에서 하이(H) 또는 로우(L) 신호가 연속적으로 8개 이상 발생되는가를 판단하고 이에 따른 상태신호를 상기 제2 및 제1AND 게이트부(9,8)의 타측입력단에 각각 출력시키는 제1 및 제2데이터검출기(3,4); 상기 제1 및 제2데이터검출기(3,4)로부터의 출력을 디코딩하여 제어신호를 발생시키기 위한 디코더(5); 상기 디코더(5)로부터 출력된 제어신호에 의하여 제1데이터송수신부(1)와 제2데이터송수신부(2)중의 수신신호중의 하나를 선택하여 전송하기 위한 멀티플렉서(6); 및 상기 멀티플렉서(6)로부터의 데이터신호를 수신하여 시리얼통신을 수행하는 SIO부(7)로 구성됨을 특징으로 하는 선로이중화장치.
제 1 항에 있어서, 상기 데이터검출기(3,4)가, 버스를 통하여 수신된 데이터신호의 상승에지부와 하강에지부를 검출하기 위한 에지검출부(11); 보레이트클럭을 클럭신호로 수신하여 검출된 에지수를 카운트하기 위한 카운터부(12); 및 상기 카운터부(12)로부터의 출력이 8보다 큰지를 비교하는 비교기(13)를 포함하는 것을 특징으로 하는 선로이중화장치.