KR20000018949A - 카운터를 이용한 프레임동기 처리장치 - Google Patents

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Abstract

본 발명은 에러율이 높은 무선 환경에서 ATM 셀 추출의 성능을 높이기 위해 프레이머 블록 내부에서 프레임 동기 신호를 찾아야 하는데, 이를 위해 4개 프레임 헤더 패턴 간격을 10개의 10비트 카운터로 모델링하여 성능의 저하 없이 게이트 수를 감소시키기 위한 것으로, 이러한 본 발명은 카운터부의 카운트 동작을 제어하여 프레임 동기를 찾을 수 있도록 하는 카운터제어부와, 카운터제어부의 제어에 따라 부프레임 헤더 패턴을 모델링하는 카운터부와, 카운터부의 값이 일정한 값이 되면 모델링된 헤더 패턴을 각각 비교하는 패턴비교부와, 패턴비교부의 비교결과에 따라 프레임헤더 동기신호와 부프레임헤더 동기신호를 출력하는 상태머시인으로 구성함으로써, 시프트 레지스터 대신에 카운터를 사용하여 게이트 수가 8만 개에서 3천 개로 줄어들어 ASIC이나 FPGA로의 구현이 훨씬 용이해지고, 에러율이 높은 무선 환경 혹은 WATM에서 안정적인 셀 추출을 위해 프레이머 등에서 사용할 수 있게 되는 것이다.

Description

카운터를 이용한 프레임동기 처리장치
본 발명은 무선환경에서 ATM(Asynchronous Transfer Mode, 비동기 전송 방식) 전송에 관한 것으로, 특히 에러율이 높은 무선 환경에서 ATM 셀 추출의 성능을 높이기 위해 프레이머 블록 내부에서 프레임 동기 신호를 찾아야 하는데, 이를 위해 4개 프레임 헤더 패턴 간격을 10개의 10비트 카운터로 모델링하여 성능의 저하 없이 게이트 수를 감소시키는 카운터를 이용한 프레임동기 처리장치에 관한 것이다.
일반적으로 무선 ATM 장비 내에서 물리 계층 중 하나인 디프레이머 블록 내에 데이터를 처리하기 위한 기준이 되는 신호의 기능을 제공해주고 있는 것이 프레임 동기 신호인데, 상대 교환국으로부터 송신된 데이터가 라인 인터페이스를 거쳐 들어오는 직렬 데이터가 RS(Reed-Solomon, 리드 솔로몬) 디코더를 통과하여 프레임 동기 탐색 블록으로 수신된다. 무선 환경에 노출되어 에러가 섞인 병렬 데이터를 헤더와 페이로드에 대해 프레임 헤더 또는 부프레임 헤더를 가지고 동기 신호를 검출한 후 페이로드 부분을 셀 단위로 만들어 셀 경계 식별 블록으로 셀 동기 신호와 함께 보낸다.
종래의 STM(Synchronous Transfer Mode, 동기 전송 방식) base의 프레임 동기 신호를 찾는 알고리즘은 에러율이 낮은 유선 망에서 실행되며, 특히 직렬 데이터가 들어올 때에는 비트 동기 신호가 맞춰진 상태에서 이루어지기 때문에 에러가 10-5~ 10-6의 무선 환경에서도 입력되는 데이터를 처리하기에는 문제가 많다.
그리고 프레임 구조와 프레임 동기 알고리즘은 다음과 같다.
먼저, 프레임 구조는 높은 에러율의 환경에서 안정적인 ATM 셀을 추출할 수 있는 구조가 되어야 하며, 그 한 형태가 도1에 도시되었다.
그래서 프레임 구조에서 FH는 프레임 헤더(FH, Frame Header)로써 2바이트로 F628(H)의 값을 가지고, S는 부프레임 헤더(SFH, Sub-frame Header)로 1바이트로서 E8(H) 값을 갖는다. L은 링크제어 채널로써 링크 양단 간 상태 정보 교환용 채널로 사용되며, O는 타합선 채널로 음성 통신용으로 사용하기 위한 채널이다.
또한 45개의 ATM 셀들이 포함되어 있다. 셀로 이루어진 프레임 구조는 높은 잡음 환경 하에서 셀 경계 식별 능력을 향상시키기 위해 몇 개 셀 헤더 에러 검출 방법(즉, HEC(Header Error Correct))을 사용하며, 규칙적인 프레이밍 비트 패턴들을 제공해 수신 8비트 병렬 데이터로부터 프레임 기능을 수행하게 된다. ATM 셀이 53 바이트로 이루어져 있으므로 한 개의 부프레임은 270 바이트(5 + 53×5)로 구성된다. 결국 한 프레임은 2430(= 270×9) 바이트로 구성된다.
한편 프레임 동기 알고리즘을 도2를 참조하여 설명하면 다음과 같다.
먼저, 수신측에서 프레임 헤더 패턴(F628)과 부프레임 헤더 패턴(E8)이 주기적으로 도착되었다는 것은 그 시스템이 동기 되었음을 확인하는 것으로 사용된다. 동기 상실 상태에서 간단한 헤더 패턴들의 규칙적인 상태로 쉽게 찾게 되어 재동기화된다.
상대적으로 작은 크기의 부프레임/프레임 헤더를 사용하여 헤더에 에러 발생 확률을 감소시키며, 동기 획득 시 부프레임/프레임 헤더만을 사용하므로 좀 더 간단하고 신속하게 동기를 찾을 수 있다.
외부로부터 수신되는 데이터는 디프레이밍을 수행하게 되는데 이 때 검출되는 상태로는 OOF(Out Of Frame) 상태와 FS(Frame Synchronous) 상태가 있다. 그래서 도2에서 OOF 상태는 2번 연속 프레임 헤더 또는 부프레임 헤더 패턴에 에러가 발생되고 셀 경계 식별 블록에서 6개의 셀 헤더 에러가 생기는 경우 발생된다. 그리고 프레임 동기 상태로 돌아가기 위해선 마지막 4개 부프레임 내에서 3개의 프레임 헤더나 부프레임 헤더가 검출되었을 때 이루어진다는 것을 보여주고 있다. 연속된 셀 헤더를 검사하지 않고 부프레임/프레임 헤더만을 검사하므로 높은 에러율의 환경에서 신속하게 동기를 찾을 수 있다. 또한 셀 헤더에 대한 HEC를 하지 않고 부프레임/프레임 헤더를 비교함으로써 좀 더 간단하게 수행한다.
그래서 종래의 셀 기반의 방식에서는 HEC만을 사용하여 셀 추출을 수행하였지만 프레임 기반의 셀 추출 알고리즘에서는 부프레임/프레임 헤더와 셀 헤더의 HEC를 같이 사용한다.
한편 도3은 종래 프레임동기 처리장치의 블록구성도로써, 시프트 레지스터를 이용하여 프레임 동기 알고리즘의 구현 방안은 히스토리 버퍼(History Buffer)(3개의 부프레임을 저장할 수 있는 버퍼)를 시프트 레지스터로 사용하도록 되어 있다.
그래서 입력 data_in은 3개의 부프레임과 4번째 부프레임의 헤더를 저장할 수 있는 812 바이트 시프트 레지스터인 히스토리 버퍼(1)에 들어간다. 그러면 패턴비교부(2)에서 4개의 헤더(프레임 헤더 또는 부프레임 헤더) 값을 비교하여 3보다 크게 되면 부프레임 헤더 동기 신호(sfrm_sync)를 출력하고, 동기 선언부(3)는 프레임 동기(FS)를 선언한다. 그리고 이때 헤더 인에이블 신호를 자체적으로 발생한다. FS 상태에서는 헤더 인에이블 신호가 뜰 때 현재 들어오는 2바이트값(H1)이 프레임 헤더(F628H)이면 프레임 헤더 동기 신호(frm_sync)를 출력하고 가장 최근의 헤더(H1, H2)를 봐서 모두 헤더 값이 아니고 HEC_err 값이 1로 들어오면 비동기(OOF)를 선언한다.
이처럼 시프트 레지스터를 히스토리 버퍼(1)로 사용한 종래의 장치는 프레임 동기 알고리즘을 그대로 구현한 것이다.
그러나 시프트 레지스터가 812 바이트나 사용됨으로써 회로의 부피가 너무 커지게 되고, ASIC(Applicable Specific Integrated Circuit, 적용가능한 특수집적회로) 게이트 수를 계산하면 8만 게이트 이상이 나와 프레임동기 처리장치만 단독으로는 ASIC 구현이 가능하나 여타 기능의 블록(예를 들어 FEC(Forward Error Correction, 순방향 오류 정정))과 함께 ASIC를 구현할 때는 ASIC 구현이 불가능하게 되는 문제점이 있었다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 에러율이 높은 무선 환경에서 ATM 셀 추출의 성능을 높이기 위해 프레이머 블록 내부에서 프레임 동기 신호를 찾아야 하는데, 이를 위해 4개 프레임 헤더 패턴 간격을 10개의 10비트 카운터로 모델링하여 성능의 저하 없이 게이트 수를 감소시킬 수 있는 카운터를 이용한 프레임동기 처리장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 카운터를 이용한 프레임동기 처리장치는,
카운터부의 카운트 동작을 제어하여 프레임 동기를 찾을 수 있도록 하는 카운터제어부와; 상기 카운터제어부의 제어에 따라 부프레임 헤더 패턴을 모델링하는 카운터부와; 상기 카운터부의 값이 일정한 값이 되면 모델링된 헤더 패턴을 각각 비교하는 패턴비교부와; 상기 패턴비교부의 비교결과에 따라 프레임헤더 동기신호와 부프레임헤더 동기신호를 출력하는 상태머시인으로 이루어짐을 그 기술적 구성상의 특징으로 한다.
도 1은 일반적인 프레임 구조이고,
도 2는 종래 FS 상태와 OOF 상태간의 천이도이며,
도 3은 종래 프레임동기 처리장치의 블록구성도이고,
도 4는 본 발명에 의한 카운터를 이용한 프레임동기 처리장치의 블록구성도이며,
도 5는 도4의 카운터부의 동작을 나타낸 타이밍도이고,
도 6은 도4의 패턴비교부에서 피드백시 타이밍도이며,
도 7은 도4의 카운터제어부에서 처음에 헤더를 찾지 못하고 데이터 중에 있는 헤더 패턴으로 10개의 카운터가 모두 동작하는 경우를 보인 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
11 - 13 : 지연부 20 : 카운터제어부
30 : 카운터부 40 : 패턴비교부
50 : 상태머시인
이하, 상기와 같은 본 발명 카운터를 이용한 프레임동기 처리장치의 기술적 사상에 따른 일실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
먼저 본 발명에서는 10개의 10비트 카운터를 이용하여 812×8 비트 시프트 레지스터를 대체하였다. 이 카운터는 3개의 부프레임과 4번째 부프레임의 헤더까지 셀 수 있는 카운터이다. 처음으로 프레임 헤더나 부프레임 헤더가 발견되면 제1 카운터가 동작한다. 제1 카운터가 동작하면 프레임 헤더나 부프레임 헤더가 나올 예상 위치에서 입력 데이터를 검색한다. 첫 번째 프레임 헤더나 부프레임 헤더는 이미 발견되었기 때문에 나머지 두 번째, 세 번째, 네 번째 예상위치에 프레임 헤더나 부프레임 헤더의 발견 횟수가 2회 이상이면 프레임 동기를 선언한다. 제1 카운터는 3개의 부프레임과 4번째 부프레임의 헤더까지 카운트한 후 다시 대기 상태로 돌아간다. 나머지 카운터들도 제1 카운터와 마찬가지로 프레임 헤더나 부프레임 헤더가 발견되면 하나씩 동작한다. 그리고 10개의 카운터가 모두 동작하면 제1 카운터부터 3개의 부프레임과 4번째 부프레임의 헤더까지 카운트한 후 다시 대기 상태로 돌아간다. 이와 같이 10개의 카운터를 사용한 장치는 종래의 시프트 레지스터를 사용하는 장치와 비교했을 때 거의 같은 성능을 보이면서 게이트 수를 줄일 수 있게 되는 것이다.
도4는 본 발명에 의한 카운터를 이용한 프레임동기 처리장치의 블록구성도이다.
이에 도시된 바와 같이, 카운터부(30)의 카운트 동작을 제어하여 프레임 동기를 찾을 수 있도록 하는 카운터제어부(20)와; 상기 카운터제어부(20)의 제어에 따라 부프레임 헤더 패턴을 모델링하는 카운터부(30)와; 상기 카운터부(30)의 값이 일정한 값이 되면 모델링된 헤더 패턴을 각각 비교하는 패턴비교부(40)와; 상기 패턴비교부(40)의 비교결과에 따라 프레임헤더 동기신호와 부프레임헤더 동기신호를 출력하는 상태머시인(50)으로 구성된다.
그리고 참조번호 11은 입력된 데이터를 한 클럭 지연시켜 상기 카운터제어부(20)와 패턴비교부(40)와 상태머시인(50)과 제2 지연부(12)로 출력하는 제1 지연부(11)이고, 참조번호 12는 상기 제1 지연부(11)에서 지연된 데이터를 한 클럭 지연시켜 상기 상태머시인(50)과 제3 지연부(13)로 출력하는 제2 지연부(12)이며, 참조번호 13은 상기 제2 지연부(12)에서 지연된 데이터를 한 클럭 지연시켜 상기 상태머시인(50)으로 출력하는 제3 지연부이다.
그래서 입력 데이터인 Data_in은 제1 지연부(11)인 D Flip Flop을 거쳐 한 클럭 지연된 데이터인 Data_in1은 카운터제어부(20)로 입력된다.
그리고 카운터제어부(20) 내부에는 10개의 카운터 동작을 지시하는 카운터지시기가 있다. 이 카운터지시기는 1부터 10까지 나타낼 수 있는 4비트 값으로써 헤더 패턴(프레임 헤더나 부프레임 헤더)이 들어올 때마다 1씩 증가한다. 그리고 10이 되고 난 후 헤더 패턴이 들어오면 다시 1부터 증가하기 시작한다.
이렇게 카운터지시기가 1이 되면 처음으로 헤더 패턴이 들어왔다는 것을 의미하는 것으로써, 카운터부(30)의 제1 카운터(CNT1)(31)를 동작시켜야 한다. 그러나 제1 카운터(31)는 계속해서 동작할 수 없고, 3개의 부프레임과 4번째 부프레임의 헤더를 카운트한 후에는 다시 대기 상태로 돌아가야 한다. 그래서 10비트 플래그 레지스터라는 것을 두었다. 카운터지시기가 1이면 flag(0)를 셋트하나. 제1 카운터(31)는 flag(0)가 1일 때에만 동작한다. 즉, flag(0)는 제1 카운터(31)의 인에이블(Enable) 신호가 된다. 그리고 flag(0)가 클리어(Clear)되는 시점은 제1 카운터(31)가 3개의 부프레임과 4번째 부프레임의 헤더까지 카운트한 시점으로 제1 카운터(31)가 809가 되는 때이다.
그리고 카운터부(30)의 나머지 카운터인 제2 내지 제10 카운터(32 - 34)들의 동작도 상기한 제1 카운터(31)의 동작과 같다.
도5는 이러한 카운터부(30)의 동작을 나타낸 것으로, 헤더 패턴이 검색되면 카운터지시기가 1 증가하고 카운터지시기는 flag 레지스터를 셋트한다. flag 레지스터가 1인 구간에서 카운터가 동작하고, 카운터가 3개의 부프레임과 4번째 부프레임의 헤더까지 센 후 다시 대기 상태로 돌아가는 것을 나타내고 있다.
한편 패턴비교부(40)의 동작은 다음과 같다.
카운터부(30)의 값들이 다음 헤더가 올 위치에 있을 때 즉, 카운터부(30)의 값들이 268, 538, 808일 때 data_in1이 부프레임 헤더(E8), 또는 data_in1과 data_in이 프레임 헤더(F628)이면 제1 합산부(sum1)(41)의 값을 1씩 증가시킨다. 예를 들면 flag(0)가 1일 때 제1 카운터(31)의 값이 1부터 810까지 동작하고 있는데, 268, 538, 808일 때 헤더 패턴이 검출되면 제1 합산부(sum1)(41)의 값을 1씩 증가시킨다. 그래서 제1 합산부(41)의 값이 2 이상이 되면 프레임 동기(FS)를 선언하게 된다. 나머지 합산부(sum2 - sum10)(42 - 44)의 값들에 대해서도 제1 합산부(41)의 동작과 마찬가지로 동작하게 한다.
이렇게 10개의 합산부(sum) 값 중에서 어느 하나가 2 이상이 되면 프레임 동기를 선언하게 되는 것이다. 그리고 프레임 동기가 선언되면 모든 카운터 신호, 카운터 제어 신호, 그리고 모든 sum 신호가 초기화되어야 하므로 FS 신호는 피드백(Feedback)되어 이들 신호들을 클리어시킨다.
도6은 이러한 관계를 나타내고 있는 것으로 i번째 카운터에서 동기가 잡힌 것을 보여주고 있다. 즉, 카운터가 268, 538, 808일 때 헤더 패턴이 검색된 횟수가 2 이상이면 프레임 동기를 선언하고 프레임 동기 신호는 다시 피드백되어 카운터와 sum을 클리어시키는 것을 나타내고 있다.
이처럼 프레임 동기가 선언되면 부프레임 카운터를 동작시켜 부프레임 헤더 동기 신호(sfrm_sync)를 출력하고 헤더 인에이블 신호를 만든다. 헤더 인에이블 신호가 1이 될 때 입력 데이터가 F628(H)이 되면 프레임 카운터를 작동시키고 프레임 헤더 동기 신호(frm_sync)를 출력한다.
그리고 상태머시인(50)에서는 셀 경계 식별 블록에서 HEC error가 1로 입력되고(즉, 6개의 셀 헤더 에러가 발생) 헤더 인에이블 신호가 뜰 때 연속해서 2개의 프레임 헤더나 부프레임 헤더가 입력되지 않으면 비동기(OOF)를 선언한다. (FS=0)
본 발명에서 중요한 요소가 되는 것은 카운터의 개수이다. 본 발명에서 사용된 카운터의 개수는 10개 인데, 만약 데이터 중에 헤더 패턴이 나오지 않게 할 수만 있다면 카운터의 개수는 한 개면 된다. 그러나 데이터 중에 헤더 패턴이 얼마든지 나올 수 있으므로 카운터의 개수는 충분히 많이 두어야 한다. 만약 카운터의 개수가 적어서 헤더를 찾기 전에 데이터 중에 있는 헤더 패턴을 가지고 카운터가 모두 동작해 버린다면 동기를 찾는 시점이 더 늦어질 것이다. 즉, 모든 카운터들이 다시 대시 상태가 될 때까지 기다려야 한다는 것이다. 이 시간은 보통 3 ~ 4개의 부프레임에 해당한다.
그래서 본 발명에서와 같이 10개의 카운터를 가지고 있는 경우를 생각해보자. 도7은 처음에 헤더를 찾지 못하고 데이터 중에 있는 헤더 패턴으로 10개의 카운터가 모두 동작하는 경우를 보인 타이밍도를 나타내고 있다.
즉, 도7에서와 같은 경우에 10개의 카운터가 모두 동작해서 동기를 찾는 시점이 다소 늦어지는데, 이런 경우는 매우 드물다고 할 수 있다. 왜냐하면 이런 경우는 한 개의 부프레임 중에서 헤더가 임의의 위치에 온다고 가정할 대 이 헤더 보다 앞선 위치에 데이터 중의 헤더 패턴(프레임 헤더 또는 부프레임 헤더)이 10개 이상 나와야 하는데, 확률적으로 이를 계산해 보면 거의 0에 가깝기 때문이다. 이 확률은 다음과 같다.
한 개의 바이트 단위의 데이터가 헤더 패턴이 될 확률은 1/256이고, 270 바이트 단위의 부프레임에서 헤더가 임의의 위치에 온다고 가정할 때 이 헤더 앞에 10개 이상의 헤더 패턴이 나올 경우의 수를 조합해보면 다음의 수학식1과 같다.
N=10C10+11C10+12C10+ ⃛ +268C10+269C10
그러므로 10개 이상 발생할 확률은 다음의 수학식2와 같다.
이러한 발생확률에서 프레임 헤더 패턴은 제외하였다. 그러나 프레임 헤더는 16비트이므로 첨가해도 확률은 거의 변하지 않는다.
이렇게 본 발명에서 10개의 카운터를 이용하여 프레임 동기 알고리즘을 구현한 장치는 확률적으로 뒷받침되어 시프트 레지스터를 사용하는 장치와 비교했을 때 성능에서 차이가 거의 없음을 보장할 수 있다.
이처럼 본 발명은 에러율이 높은 무선 환경에서 ATM 셀 추출의 성능을 높이기 위해 프레이머 블록 내부에서 프레임 동기 신호를 찾아야 하는데, 이를 위해 4개 프레임 헤더 패턴 간격을 10개의 10비트 카운터로 모델링하여 성능의 저하 없이 게이트 수를 감소시키게 되는 것이다.
또한 본 발명은 프레임 동기 알고리즘을 ASIC로 구현한 것으로, 에러율이 높은 무선 환경에서 ATM 셀 추출의 성능을 높이기 위해 프레이머 블록 내부에서 프레임 동기를 찾기 위한 회로를 설계하는데 적용될 수 있고, 무선 관련 시스템의 다른 유사한 많은 프레임 구조를 가지고 수신되는 데이터 처리를 위한 회로를 구현하는데 충분히 활용될 수 있다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이, 본 발명에 의한 카운터를 이용한 프레임동기 처리장치는 시프트 레지스터 대신에 카운터를 사용함으로써 게이트 수가 8만 개에서 3천 개로 줄어들어 ASIC이나 FPGA(Field Programmable Gate Array, 필드 프로그래머블 게이트 어레이)로의 구현이 훨씬 용이해진 효과가 있게 된다.
또한 본 발명은 게이트 수가 대폭 줄어 저전력 시스템을 지향하고 있는 현 추세에 적합한 구현이며, 회로 크기가 줄어들어 PCB(Print Circuit Board, 인쇄 회로 기판) 상에서 면적을 효율적으로 사용할 수 있는 효과도 있게 된다.
더불어 본 발명은 에러율이 높은 무선 환경 혹은 WATM(Wireless Asynchronous Transfer Mode)에서 안정적인 셀 추출을 위해 프레이머에서 사용할 수 있으며, 위성과 같은 다른 시스템에서 필요로 하는 프레임 동기 부분에 적용할 수 있는 효과가 있게 된다.
나아가 본 발명은 여타의 프레임 구조를 가지고 있는 데이터 열을 동기시킬 때 쉽게 응용할 수 있고, 수신단에서 FEC의 코드워드를 동기시킬 때도 이용할 수 있는 효과도 있게 된다.

Claims (13)

  1. 카운터를 이용한 프레임동기 처리장치에 있어서,
    카운터부의 카운트 동작을 제어하여 프레임 동기를 찾을 수 있도록 하는 카운터제어부와;
    상기 카운터제어부의 제어에 따라 부프레임 헤더 패턴을 모델링하는 카운터부와;
    상기 카운터부의 값이 미리 정해진 값이 되면 모델링된 헤더 패턴을 각각 비교하는 패턴비교부와;
    상기 패턴비교부의 비교결과에 따라 프레임헤더 동기신호와 부프레임헤더 동기신호를 출력하는 상태머시인으로 구성된 것을 특징으로 하는 카운터를 이용한 프레임동기 처리장치.
  2. 제 1항에 있어서, 상기 카운터를 이용한 프레임동기 처리장치는,
    입력된 데이터를 한 클럭 지연시켜 상기 카운터제어부와 패턴비교부와 상태머시인과 제2 지연부로 출력하는 제1 지연부와;
    상기 제1 지연부에서 지연된 데이터를 한 클럭 지연시켜 상기 상태머시인과 제3 지연부로 출력하는 제2 지연부와;
    상기 제2 지연부에서 지연된 데이터를 한 클럭 지연시켜 상기 상태머시인으로 출력하는 제3 지연부를 더 포함하여 구성된 것을 특징으로 하는 카운터를 이용한 프레임동기 처리장치.
  3. 제 1항에 있어서, 상기 카운터제어부는,
    프레임 헤더나 부프레임 헤더의 헤더 패턴이 들어올 때마다 1씩 증가하고, 정해진 값만큼 증가하면 다시 1부터 증가하여 상기 카운터부의 동작을 지시하는 카운터지시부와;
    상기 카운터지시부의 값에 따라 상기 카운터부를 동작시키는 플래그 레지스터를 포함하여 구성된 것을 특징으로 하는 카운터를 이용한 프레임동기 처리장치.
  4. 제 3항에 있어서, 상기 카운터지시부는,
    상기 카운터부가 미리 정해진 개수의 부프레임과 미리 정해진 위치의 부프레임 헤더까지 카운트한 시점에서 값을 1로 출력하는 것을 특징으로 하는 카운터를 이용한 프레임동기 처리장치.
  5. 제 3항에 있어서, 상기 플래그 레지스터는,
    플래그 값을 상기 카운터부의 인에이블 신호로 입력하여, 상기 카운터지시부의 값이 1이면 플래그를 셋트하고, 플래그 값이 1일 때만 상기 카운터부가 동작하도록 하는 것을 특징으로 하는 카운터를 이용한 프레임동기 처리장치.
  6. 제 1항에 있어서, 상기 카운터부는,
    3개의 부프레임과 4번째 부프레임의 헤더까지 각각 셀 수 있는 제1 내지 제10의 복수개 카운터를 구비한 것을 특징으로 하는 카운터를 이용한 프레임동기 처리장치.
  7. 제 6항에 있어서, 상기 카운터부에서,
    처음으로 프레임 헤더나 부프레임 헤더가 발견되면 상기 제1 카운터가 동작하여 상기 제1 카운터의 동작에 따라 프레임 헤더나 부프레임 헤더가 나올 예상 위치에서 상기 패턴비교부가 입력 데이터를 검색할 수 있도록 하는 것을 특징으로 하는 카운터를 이용한 프레임동기 처리장치.
  8. 제 6항에 있어서, 상기 카운터부에서,
    상기 제1 카운터는 3개의 부프레임과 4번째 부프레임의 헤더까지 카운트한 후 다시 대기 상태로 돌아가며, 나머지 카운터들도 상기 제1 카운터와 마찬가지로 프레임 헤더나 부프레임 헤더가 발견되면 하나씩 동작하도록 하는 것을 특징으로 하는 카운터를 이용한 프레임동기 처리장치.
  9. 제 6항에 있어서, 상기 카운터부에서,
    상기 제1 내지 제10의 복수개의 카운터가 모두 동작하면, 제1 카운터부터 3개의 부프레임과 4번째 부프레임의 헤더까지 카운트한 후 다시 대기 상태로 돌아가도록 하는 것을 특징으로 하는 카운터를 이용한 프레임동기 처리장치.
  10. 제 1항에 있어서, 상기 패턴비교부는,
    상기 카운터부의 복수개 카운터에서 헤더 패턴을 각각 검색하여, 헤더가 검색되면 값을 미리 정한 크기씩 증가하는 제1 내지 제10의 복수개 합산부를 구비한 것을 특징으로 하는 카운터를 이용한 프레임동기 처리장치.
  11. 제 10항에 있어서, 상기 패턴비교부는,
    플래그 레지스터의 플래그가 1일 때 제1 카운터의 값이 동작하여 미리 정해진 카운트 위치에서 헤더 패턴이 검출되면 상기 제1 합산부의 값을 미리 정한 크기씩 증가시키는 것을 특징으로 하는 카운터를 이용한 프레임동기 처리장치.
  12. 제 10항에 있어서, 상기 패턴비교부는,
    상기 제1 내지 제10의 복수개 합산부의 값 중 어느 하나라도 미리 정해진 크기 이상이 되면 상기 상태머시인에서 프레임 동기를 선언하도록 하는 것을 특징으로 하는 카운터를 이용한 프레임동기 처리장치.
  13. 제 1항에 있어서, 상기 상태머시인은,
    상기 패턴비교부에서 프레임 동기 선언을 명령받으면 프레임 동기 신호를 출력하고, 상기 프레임 동기 신호를 상기 카운터제어부로 입력하여 카운터지시부의 신호 플래그 레지스터의 플래그 신호, 카운터부의 모든 복수개 카운터의 신호, 카운터 제어신호, 패턴비교부의 모든 복수개 합산부의 신호들을 클리어시키도록 하는 것을 특징으로 하는 카운터를 이용한 프레임동기 처리장치.
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