JPS6281816A

JPS6281816A - 符号変換回路

Info

Publication number: JPS6281816A
Application number: JP22129885A
Authority: JP
Inventors: Kenichi Sato; 憲一佐藤
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-10-04
Filing date: 1985-10-04
Publication date: 1987-04-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、原２値信号列を伝送用２値信号列に変換する
回路に関するものである。

（従来の技術）従来よりデジタル信号伝送において、原２偵信号列を伝
送路を介して伝送するのに適した伝送用２値信号列に変
換する方法として、原２値信号列を複数ビットのブロッ
クに分割し、このブロック毎に変換を行なうブロック符
号化という方法が知られている。該ブロック符号化方式
としては、例えば原２値信号列を５ビツトのブロックに
分割し、これを６ビツトの信号列に変換して伝送づる５
Ｂ６Ｂ符号化方式がある。

前記５８６Ｂ符号化方式について記述したものとしテハ
、Ｊ　、　Ｍ　、　Ｇ　ＲＩＦ「１ＴｌｌＳ　ｒ　Ｂ　
ＩＮＡＲＹ　　Ｃ−０ＤＥ　　Ｓ旧ＴＡＢ１．Ｅ　　Ｆ
　ＯＲＬ　ＴＨＥ　　Ｔ　ＲＡＮＳＨＩＳＳＩＯ−ＮＪ
　　（ＥＬＥＣＴＲＯＮＩＣ３Ｌ　ＥＴＴＥＲ８，２０
ｔｈ、　Ｆｅｂ。

１９６９　　Ｖｏｌ、　５．　Ｎｏ、４．Ｐ７９〜８１
）がある。以下、これに従って説明する。

第２図は５８６Ｂ符号化方式を実行づる従来の回路のブ
ロック構成図、第３図は５３６Ｂ符号化方式における符
号の種類および原符号と伝送用符号との対応を示す図ぐ
ある。第２図において、入力端子１から入力された原２
値信号列は、５ビツト毎のブロック中の°°１″の数を
モジュロ４で計数するカウンタ２および５ビツトの入力
シフトレジスタ３に直列に入力される。入力シフトレジ
スタ３の並列出力は、５ビット毎のタイミングでビット
毎に用意されたＡＮＤ回路４−１〜４−５および符号変
換器５に供給される。また、ＡＮＤ回路４−６には、前
記カウンタ２の計数値が「２」の時に１″が、また、「
３」の時に゛０パが制ｙ５端子６より入力される如くな
っている。符号変換器５の出力は、外部からの制御信号
により信号の反転、非反転を選択可能なインバータ７を
通り、ＯＲ回路８−１〜８−６で、ＡＮＤ回路４−１〜
４−６の出力と論理和を取られ、６ビツトの出力シフト
レジスタ９に並列に入力される。出力シフトレジスタ９
の内容は、所定の出力タイミングで出力端子１０より直
列に出力される如くなっている。

前記回路の動作は全てカウンタ２の出力で制御される。

例えば、原２値信号列が第３図の種類Ａ又はＢの場合、
即ちカウンタ２の計数値が「２」又は「３」の場合、Ａ
ＮＤ回路４−１〜４−６の他方の各入力端子には、カウ
ンタ２の「２」および「３」出力端子に接続された制御
端子１１より信号“１″が所定のタイミングで入力され
、５ビツトの原符号が入力シフトレジスタ３よりそのま
ま出力シフトレジスタ９に送出されるとともに、ピッド
′１”又は′Ｏ″が付加され、伝送用符号が作られる。

また、原２値信号列が第３図の種類Ｃの場合、叩ちカウ
ンタ２の計数値が「０」又は「１」の場合、カウンタ２
のｒＯＪおよび「１」出力端子に接続された制御端子１
２より信号゛１″が所定のタイミングで符号変換器５に
入力され、５ビツトの原符号は符号変換器５にて６ビツ
トの伝送用符号に変換され、さらにインバータ７を通し
て出力シア１−レジスタ９に送出される。この際、制御
２１１　端子１２の信号は１／２分周回路１３を通して
インバータ７にも入力され、インバータ７は交互に反転
、非反転状態となり、これにより伝送用符号ａ。

百が交互に出力され、第３図に示す変換が行なわれる。

なお、これまで説明した５８６Ｂ符号化方式によれば、
）２ジタル信号伝送に必要な、（１）伝送路上の平均電
力の変化が少ない。

（２）受信側でのタイミング抽出に必要な、パルスの遷
移点の密度が高い。

という性質を実現することができる。

（発明が解決しようとり−る問題点）ところで、−・般に高速のデジタル伝送では、伝送用符
号の冗長度を上げると伝送速度が上がり、伝送効率が落
ちるため、７８８Ｂ符号あるいは９Ｂ１０Ｂ符号といっ
た冗長度の少ない符号化方式を使う方が効率の良いデジ
タル伝送を行なうことができる。しかしながら、第２図
のように所定の変換符号形態（ここでは５８６Ｂ符号化
方式）に密着した従来の回路構成では、他の符号化方式
、例えば７８８Ｂ符号、９Ｂ１０Ｂ符号等には適用でき
ないという問題点があった。

本発明の目的は前記問題点を解決し、任意の符号形態に
簡単に適用できる符号変換回路を提供することにある。

（問題点を解決するための手段）本発明では前記問題点を解決するため、原２値信号列を
複数ビットのブロックに分割し、該ブロック毎に変換し
て伝送用２値信号列を構成する符号変換回路において、
符号値Ｎのブロック単位の原符号に対応し且つ正（又は
負）あるいは零の不平衡度を有する第１の伝送用符号と
その不平衡度を表わす値を２Ｎ番地に格納し、符号値Ｎ
のブロック単位の原符号に対応し且つ負（又は正）ある
いは零の不平衡度を有する第２の伝送用符号とその不平
衡度を表わす値を（２Ｎ←１）番地に格納した符号変換
メモリと、前記不平衡度を表わす値を累弾するアキュー
ムレータと、前記アキュームレータの累算値が正（又は
負）の場合には“１パを出力し、負（又は正）の場合に
は０″を出力し、零の場合には１″あるいは０”を出力
するアドレス判定回路とを備え、ブロック単位の原符号
にアドレス判定回路の出力値を最上位桁として組合せた
値をアドレス値として、前記符号変換メモリの内容を読
出し、該内容のうらの不平衡度を表ねり値をアキューム
レータに順次出力するとともに、伝送用符号を順次出力
するようになした。

（作用）本発明によれば、アキュームレータの累算値、即らその
時点における不平衡度が正（又は負）の場合には負（又
は正）あるいは零の不平衡度を有する第２の伝送用符号
が出力され、また、不平衡度が負（又は正）の場合には
正（又は負）あるいは零の不平衡度を有する第１の伝送
用符号が出力され、常に不平衡度が零に近付くよう符号
変換される。

（実施例）第１図は本発明の符号変換回路の一実施例を示ずもので
、ここでは５８６Ｂ符号化方式に対応した例を示１゜同
図において、２１は入力端子、２２は入力レジスタ、２
３は符号変換メモリ、２４は出力レジスタ、２５はアキ
ュームレータ、２６はアドレス判定回路、２７は出力端
子である。

入力レジスタ２２は５ビツトのシフトレジスタで、入力
端子２１より原２Ｉｔｉ信号列のうちの５ビツトを所定
のシフトタイミングに従って入力し、その後、該５ビツ
トの信号を所定のタイミングで符号変換メモリ２３のア
ドレス端子に並列に送出する。

符号変換メモリ２３は周知のＰＲＯＭ、ＥＰＲＯＭ￥：
で構成され、符号値、例えばＮのブ［１ツク単位の原符
号に対応し且つ正の不平衡度を有する６ビツトの第１の
伝送用符号と該不平衡度を表わす値を示づ３ピツトの重
み符号（そのうちの１ビツトは正、負の符号を表わす。

）を２Ｎ番地に格納し、さらに符号値Ｎのブロック単位
の原符号に対応し且つ負の不平衡度を有する６ビツ］〜
の第２の伝送用符号と該不平衡度を表わす値を示す３ピ
ツ１〜の車み符号を（２Ｎ＋１　）番地に格納している
。ここで、不平ｖｋＪ度とは複数ビットの信号列中の信
号゛１”とｌ　ＯＨの数の差を示し、伝送路上の平均電
力のバラツキの目安となる。

第４図は該符号変換メモリ２３の内容の一例を示すもの
で、原符号「１１１０１」の２倍のアドレス値のｒ１１
１０１０Ｊ１１１０１０Ｊ号ｒ１１１０１Ｊに対応する
第１の伝送用符号［１０１１１０Ｊとその重み符号Ｅ＋
２１が書込まれ、その次のアドレス値のｒ１１１０１１
Ｊ１１１０１１Ｊ号ｒ１１１０１Ｊに対応する第２の伝
送用符号ｒ０１０００１Ｊとその重み符号「−２」が内
込まれている。

なお、伝送用符号中の信号１１１　ＩＩと°０″の数が
全く等しい、即ち不平衡度が零の場合、前記２つのアド
レスには全く同一内容が格納される。

前記内容のうち、伝送用符号は出力レジスタ２４に送出
され、重み符号はアキュームレータ２５に送出される如
くなっている。

出力レジスタ４は６ビツトのシフトレジスタで、前記伝
送用符号を所定のタイミングで並列に　・受け、これを
所定のシフトタイミングで出力端子２７より直列に出力
する。

アキュームレータ２５は前記重み符号を順次累算し、そ
の累算結果に応じて、正の場合は（（−）端子に、負の
場合は（−）端子に、また１、零の場合は（０）端子に
信号°゛１”を出力する如くなっている。アキュムレー
タ２５には次々に送り出される伝送用符号の不平衡匪が
＠算されるわけであり、この累粋された値はとりも直さ
ず、その時点での伝送路の電力の不平衡度を示すことに
なる。

また、アドレス判定回路２６は第５図に示１ように、ア
キュームレータ２５の（＋）端子より１１１１１が入力
された場合は１″を、（−）又は（０）端子より″１”
が入力された場合はｉ　Ｏｎを、符号変換メモリ２３の
最下位桁のアドレス端子（ＬＳＢ）に出力する如くなっ
ている。

この時、符号変換メモリ２３に対するアドレス値は、次
のようになる。

（１〉アキュームレータの内容が正の場合は、原符量Ｎ
の最下位桁に“１″が組合され、（２Ｎ＋１）のアドレ
ス伯が作られる。

（２）アキュームレータの内容が負の場合は、原符量Ｎ
の最下位桁に“０′°が組合され、２Ｎのアドレス値が
作られる。

（３）アキュームレータの内容が零の場合は、負の場合
と同様、２Ｎのアドレス値が作られる。

従って、符号変換メモリ２３の内容を前述したように、
２Ｎ番地に正の不平衡度を持つ符号を、（２Ｎ＋１＞番
地に負の不平衡度を持つ符号をそれぞれ格納しておくこ
とにより、伝送路上の電力が常に平衡するように負帰還
がかかることになる。

次に前記回路の動作を説明する。入力端子２１より入力
し、入力レジスタ２２に書込まれた５ビツトの原符量は
、その後、符号変換メ七り２３のアドレス端子に送り込
まれる。この時、それまでに出力された伝送用符号の不
平衡度に応じて、アドレス判定回路２６より信号１１１
　ＩＩ又は゛０″が符号変換メモリ２３の他のアドレス
端子に送られており、これらによって指定されたアドレ
ス値の内容が読出される。符号変換メ七り２３から読出
された内容のうち、伝送用符号は出力レジスタ２４に送
り込まれ、出力端子２７から出力され、一方、重み符号
はアキュムレータ２５に送り込まれる。以下、同様に５
ビツト毎に逐次、変換され出力される。

なお、アキュームレータ２５の出力が零の場合のアドレ
ス判定回路２６の出力を１″としても結果は全く同じも
のとなる。

前記実施例は、５８６Ｂ符号化方式に対応した例を示し
たが、７８８Ｂ符号、９Ｂ１０Ｂ符号等の任意のブロッ
ク符号化方式に適用可能であることはいうまでもない。

（発明の効果）以上説明したように本発明によれば、アキュームレータ
の累算値、即ちその時点における不平衡度が正（又は負
）の場合には負（又は正）あるいは零の不平衡度を有す
る第２の伝送用符号が出力され、また、不平衡度が負（
又は正）の場合には正（又は負）あるいは零の不平衡度
を有する第１の伝送用符号が出力され、常に不平衡度が
零に近付くよう符号変換されるため、符号変換メモリの
内容を変更するだりで、伝送路上に送り出す符号の冗長
度が少ない７８８Ｂ符号、９Ｂ１０Ｂ符号等の任意の符
号形態の符号化方式に対してもそのまま適用できる等の
利点がある。

【図面の簡単な説明】

第１図は本発明の符号変換回路の一実施例を示すブロッ
ク構成図、第２図は従来の符号変換回路の一例を示すブ
ロック構成図、第３図は５８６Ｂ符号化方式における符
号の種類および原符量と伝送用符号との対応を示す説明
図、第４図は符号変換メモリの内容の一部を示す説明図
、第５図はアドレス判定回路の真理値表を示す図である
。２３・・・符号変換メモリ、２５・・・アキュームレー
タ、２６・・・アドレス判定回路。

Claims

【特許請求の範囲】原２値信号列を複数ビットのブロックに分割し、該ブロ
ック毎に変換して伝送用２値信号列を構成する符号変換
回路において、符号値Ｎのブロック単位の原符号に対応し且つ正（又は
負）あるいは零の不平衡度を有する第１の伝送用符号と
その不平衡度を表わす値を２Ｎ番地に格納し、符号値Ｎ
のブロック単位の原符号に対応し且つ負（又は正）ある
いは零の不平衡度を有する第２の伝送用符号とその不平
衡度を表わす値を（２Ｎ＋１）番地に格納した符号変換
メモリと、前記不平衡度を表わす値を累算するアキュームレータと
、前記アキュームレータの累算値が正（又は負）の場合に
は“１”を出力し、負（又は正）の場合には“０”を出
力し、零の場合には“１”あるいは“０”を出力するア
ドレス判定回路とを備え、ブロック単位の原符号にアド
レス判定回路の出力値を最下位桁として組合せた値をア
ドレス値として、前記符号変換メモリの内容を読出し、
該内容のうちの不平衡度を表わす値をアキュームレータ
に順次出力するとともに、伝送用符号を順次出力するよ
うになしたことを特徴とする符号変換回路。