JPH0969836A - Ｃｒｃ符号生成回路およびｃｒｃ符号生成回路設計方法 - Google Patents

Abstract

(57)【要約】 【課題】ＣＲＣ符号を生成する際に、誤り検出対象の情
報データのビット数がＣＲＣ演算の並列度で割り切れな
い場合でも、回路規模と演算遅延が抑制できるＣＲＣ符
号生成回路と、任意の情報ビット数、冗長ビット数、Ｃ
ＲＣ演算の並列度の組み合わせから回路規模と演算遅延
が抑制されたＣＲＣ符号生成回路を容易に設計すること
ができるＣＲＣ符号生成回路設計方法を提供する。 【解決手段】１０ビットのＣＲＣ符号を生成するため
に、元の情報データのビット数が演算の並列度８で割り
切れない場合、その余りをｈ、ＣＲＣ符号生成のための
生成多項式Ｇ（Ｘ）の周期ｎとすると、ｅ＝（ｂ−ｃ＋
ｈ）ｍｏｄ ｎなるｅを求め、情報データの終りに（ｃ
−ｈ）ビットの「０」シンボルを付加し、さらにＸ＾e
を乗算してから、その乗算結果を生成多項式Ｇ（Ｘ）で
除算し、その剰余としてのＣＲＣ符号がフリップフロッ
プ回路Ｆ０〜Ｆ９から出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ＡＴＭ
（Asynchronous Tranfer Mode ）通信システムを介して
受信される情報中の誤りを検出するためのＣＲＣ（Cycl
ic Redundancy Check ）符号を生成するＣＲＣ符号生成
回路、および、そのＣＲＣ符号生成回路を設計するため
のＣＲＣ符号生成回路設計方法に関する。

【０００２】

【従来の技術】伝送路上を流れるディジタルデータに誤
りが発生したかどうかを検査するための方式として、Ｃ
ＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃ
ｋ：巡回冗長検査）というものがある。

【０００３】これは、伝送する送信側において、情報ビ
ットに対して何ビットかの冗長なビット（ＣＲＣビット
あるいは検査ビットと呼ぶ）を効率よく付加して伝送
し、受信側において、その冗長ビットを用いた検査を行
うことによって、情報データに対するエラーの有無を判
定するものである。

【０００４】冗長ビットの付与方法は、巡回符号の考え
方に基づいている。巡回符号は、ガロア体の規則の上
で、任意の情報データＩに対して、冗長部分Ｒを適切に
付加することによって、これらをつないだもの（Ｉ，
Ｒ）を多項式表現したものが、必ずある決められた多項
式（これを生成多項式と呼ぶ）で割り切れるような規則
を持つものである。この規則に基づくＲを冗長ビットと
して付加するのである。

【０００５】なお、ここで議論するのは、２進数のディ
ジタルデータについてであるので、ＣＲＣについても２
進数のガロア体（これをＧＦ（２）と表記する）に話を
限定することとする。

【０００６】さて、このようなＣＲＣビットの生成方法
は、一般には以下のように書かれる。生成多項式の次数
をｂとすると、冗長ビットＲはｂビットとなる。また、
情報部Ｉのビット数をａとすると、最終的な符号語は、
ａ＋ｂビットとなる。

【０００７】既知の情報Ｉおよび未知の冗長Ｒ、これら
を並べた符号語Ｃはベクトル表現で、それぞれ Ｉ＝（I[a-1]、I[a-2]、I[a-3]、…、I[0]） Ｒ＝（R[b-1]、R[b-2]、R[b-3]、…、R[0]） Ｃ＝（I[a-1]、I[a-2]、…、I[0]、R[b-1]、R[b-2]、…、R[0]） … （１） と表される。符号語Ｃは生成多項式Ｇで割り切れるとい
う性質を持つことから、Ｒを求めるためには、式（１）
におけるＣの後半のＲ[i] （ｉ＝０〜(b-1) ）を０とお
いたもの、すなわち Ｃ´＝（I[a-1]、I[a-2]、…、I[0]、0 、0 、…、0 ） … （２） をＧで割った余りを求めればよい。その余りがそのまま
Ｒに相当することになる。

【０００８】このようなＣＲＣビットＲ[i] を求めるた
めの割り算回路としては、例えば今井秀樹著、「符号理
論」（電子情報通信学会）にその例が記されている。こ
れには、シリアル入力回路としての実現法として２つの
方法が示されている。

【０００９】第１の方法は、Ｃ′をそのまま割り算回路
に入力し、最後のデータを入力し終わった時点で、回路
に残った値が剰余Ｒとなるというものである。この場
合、情報部分のａビットの他に剰余に相当するｂビット
分が全て入力されるまで結果がでないため、その分の計
算遅延が発生する。

【００１０】この回路を具体的に多項式表現で表すこと
にする。生成多項式Ｇは Ｇ（Ｘ）＝Ｘ＾b ＋g[b-1]Ｘ＾(b-1) ＋g[b-2]Ｘ＾(b-2) ＋ … ＋g[1]X ＋g[0] … （３） と表すことができる。ここでは＾はべき乗を表すことと
する。またｇ[i] （ｉ＝０〜(b-1) ）は係数であり、０
または１の値をとる。

【００１１】さて、このように表現される回路におい
て、ＣＲＣビットＲ[i] 求める手順は次の通りである。
すなわち、 手順１：初期値としてＳ（Ｘ）＝０とおく、 手順２：Ｃ′の係数を順番に従って１つ入力する。

【００１２】 手順３：入力された値にＳ（Ｘ）・Ｘを加える。 手順４：加えた値をＧ（Ｘ）で割る。 手順５：割った余りをＳ（Ｘ）とする。

【００１３】手順６：手順２から５を繰り返し、入力す
るＣ′の係数がなくなった時点で、Ｓ（Ｘ）の各係数が
Ｒの値になる。 第２の方法は、Ｃ′を用いず、Ｉをそのまま入力すると
結果が出力されるような回路である。これは入力時点で
まずＸ＾b による乗算を行い、しかる後に、第１の方法
と同様の割り算回路に入力するものである。この方法で
は、Ｃ′における後半のｂビットの０を出力する必要が
ない。すなわち、情報データＩを入力した直後にＣＲＣ
ビットを発生することが可能となり、情報データが入力
されてから出力されるまでの回路内の遅延を最小に抑え
ることが可能となる。

【００１４】この第２の方法の手順を示すと以下のよう
になる。 手順１：初期値としてＳ（Ｘ）＝０とおく、 手順２：Ｉの係数を順番に従って１つ入力し、それにＸ
＾b をかける。

【００１５】 手順３：かけた値にＳ（Ｘ）・Ｘを加える。 手順４：加えた値をＧ（Ｘ）で割る。 手順５：割った余りをＳ（Ｘ）とする。

【００１６】手順６：手順２から５を繰り返し、入力す
るＣ′の係数がなくなった時点で、Ｓ（Ｘ）の各係数が
Ｒの値になる。 以上はシリアル入力によるものであったが、例えば広帯
域ＩＳＤＮのような超高速の通信を行うためのＣＲＣ演
算をシリアルで行うことは、特殊で高価なプロセスを用
いない限りは実現が困難である。

【００１７】しかしながら、上記文献にはパラレル回路
においてＣＲＣ符号生成を実現する方法については記さ
れていない。特に、ＣＲＣ符号生成には上述したように
割り算回路を用いており、任意の並列度（ＣＲＣ符号生
成回路へ入力される情報データの並列ビット数）で計算
することを考えた場合、情報ビット数ａや冗長ビット数
ｂがこの並列度ｃと合わない場合に回路としてどのよう
に処理すべきか、という解が示されていない。

【００１８】並列度ｃの選択は、ハードウェアの設計の
場合、例えば、使用するクロックの種類をなるべく減ら
すという観点、あるいは、読み出し／書き込みを行うＲ
ＡＭ等の並列度に合わせるという観点といったことから
の制限があり、必ずしもａとの関係から決定することは
できない。

【００１９】また、このＣＲＣの生成をソフトウェアで
実現することを考えると、データ読み込みの並列度は、
ＣＰＵのデータ幅である、１６、３２といった値に制限
され、これは明らかにａと無関係に決定されている。

【００２０】ＣＲＣを並列に演算する方法について公知
な文献としては、例えば、特開平４−３６３９２７号公
報がある。これには、８ビットパラレル入力にしたＡＴ
ＭセルヘッダのＨＥＣ（Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃ
ｏｎｔｒｏｌ）の生成方法が書かれている。ＡＴＭセル
ヘッダは８次の多項式を用いた短縮巡回符号であり、そ
の生成方法はＣＲＣ符号の生成と同じである。

【００２１】この場合は、情報ビットが３２ビットと８
ビットの倍数であることから、情報ビットにＸ＾8 をか
けたものを入力することによって、ＨＥＣ付加に対する
遅延をなくすような生成回路が可能となっている。すな
わち並列にした場合でも符号化のための遅延を減らすこ
とができることを示している。

【００２２】しかし、それはあくまで情報ビット数ａが
並列度ｃの倍数であるときであり、それが満たされない
場合の一般的な方法については示されていない。このよ
うにこれまで、並列度ｃと情報ビット数ａとの関係を考
慮したＣＲＣ符号生成回路の検討はなされていなかっ
た。

【００２３】

【発明が解決しようとする課題】上述したように、従来
の方式においては、ＣＲＣ生成はシリアルな生成回路を
用いるものであるか、パラレルな回路であっても情報ビ
ット数や冗長ビット数が並列度の倍数であるような簡単
な場合に限られていた。ＣＲＣのビット数は情報ビット
数との関係で決まるものであり、従って必ずしも情報ビ
ット数がＣＲＣ演算の並列度の倍数に一致しないにも関
わらず、そのような場合の検討がなされていなかった。

【００２４】本発明はこの点を鑑みてなされたものであ
り、その目的とする所は、第１には、誤り検出対象の情
報データのビット数がＣＲＣ演算の並列度の倍数でない
場合でもＣＲＣ符号の生成遅延および回路規模がなるべ
く小さくなるようなＣＲＣ符号生成回路を提供すること
である。

【００２５】また、第２の目的としては、任意の情報ビ
ット数、冗長ビット数、生成回路の並列度が与えられた
時に、ＣＲＣ符号の生成遅延および回路規模が抑制され
たＣＲＣ符号生成回路を容易に設計することができるＣ
ＲＣ符号生成回路設計方法を提供することである。

【００２６】

【課題を解決するための手段】本発明のＣＲＣ符号生成
回路は、あらかじめ定められた並列度で並列入力される
情報データをあらかじめ定められた生成多項式を用いて
除算して、その剰余を求めることにより、前記情報デー
タに対する誤り検出用冗長符号であるＣＲＣ符号を生成
するＣＲＣ符号生成回路であって、前記情報データのビ
ット数を前記並列度で除算して得られる剰余を前記並列
度から減算して得られた値と同数の「０」を付加した前
記情報データに対し、前記ＣＲＣ符号のビット数から前
記情報データに付加した「０」の数を減算して得られた
値について前記生成多項式の周期によるモジュロ演算を
行った結果得られた値を次数とする単項式を乗算した
後、前記生成多項式を用いた除算を行う演算手段と、こ
の演算手段での除算による剰余を前記情報データに対す
るＣＲＣ符号として出力する出力手段とを具備し、情報
データのビット数がＣＲＣ演算の並列度で割り切れない
場合でも効率的なＣＲＣ符号生成回路が実現できる。す
なわち、回路への情報入力の並列度を変更せずに、ま
た、従来の遅延の少ないＣＲＣ生成方法と同等の構成を
形成できることによって、情報データのビット数が並列
度の倍数である場合の従来の回路構成と比較して、回路
規模を増やすことなく、また遅延もなるべく少ない方法
でＣＲＣ符号の生成が可能となる。

【００２７】また、本発明のＣＲＣ符号生成回路設計方
法は、任意の並列度で並列入力される任意のビット数の
情報データを所望の生成多項式を用いて除算して、その
剰余を求めることにより、前記情報データに対する誤り
検出用冗長符号であるＣＲＣ符号を生成するＣＲＣ符号
生成回路を設計するＣＲＣ符号生成回路設計方法であっ
て、前記情報データのビット数、前記情報データの並列
度、前記ＣＲＣ符号のビット数があらかじめ与えられ、
前記情報データのビット数が前記並列度の倍数のとき、
前記情報データに対し、前記ＣＲＣ符号のビット数を次
数とする単項式を乗算した後、所望の生成多項式を用い
た除算を行うことにより前記ＣＲＣ符号を生成するＣＲ
Ｃ符号生成回路を設計するために必要な係数値を算出
し、前記情報データのビット数が前記並列度の倍数でな
いとき、前記情報データのビット数を前記並列度で除算
して得られる剰余を前記並列度から減算して得られた値
と同数の「０」を付加した前記情報データに対し、前記
ＣＲＣ符号のビット数から前記情報データに付加した
「０」の数を減算して得られた値について前記生成多項
式の周期によるモジュロ演算を行った結果得られた値を
次数とする単項式を乗算した後、前記所望の生成多項式
を用いた除算を行うことにより前記ＣＲＣ符号を生成す
るＣＲＣ符号生成回路を設計するために必要な係数値を
算出し、この算出された係数値をもとに、所望のＣＲＣ
符号生成回路を設計することを特徴とし、任意の情報ビ
ット数、冗長ビット数（ＣＲＣ符号のビット数）、そし
てＣＲＣ演算の並列度を与えることにより、情報ビット
数が並列度で割り切れるか否かの判断から、ＣＲＣ符号
の生成遅延および回路規模が抑制されたＣＲＣ符号生成
回路を容易に設計することができ、また、多種のＣＲＣ
符号生成回路を設計するにあたって、その設計の手間を
簡略化することが可能となる。

【００２８】また、本発明のＣＲＣ符号生成回路設計方
法は、任意の並列度で並列入力される任意のビット数の
情報データを所望の生成多項式を用いて除算して、その
剰余を求めることにより、前記情報データに対する誤り
検出用冗長符号であるＣＲＣ符号を生成するＣＲＣ符号
生成回路を設計するＣＲＣ符号生成回路設計方法であっ
て、前記情報データのビット数、前記情報データの並列
度、前記ＣＲＣ符号のビット数があらかじめ与えられ、
前記情報データのビット数が前記並列度の倍数のとき、
前記情報データに対し、前記ＣＲＣ符号のビット数を次
数とする単項式を乗算した後、所望の生成多項式を用い
た除算を行うことにより前記ＣＲＣ符号を生成するＣＲ
Ｃ符号生成回路を設計するために必要な係数値を算出
し、前記情報データのビット数が前記並列度の倍数でな
いとき、前記情報データのビット数を前記並列度で除算
して得られる剰余を前記並列度から減算して得られた値
と同数の「０」を付加した前記情報データに対し、前記
ＣＲＣ符号のビット数から前記情報データに付加した
「０」の数を減算して得られた値について前記生成多項
式の周期によるモジュロ演算を行った結果得られた値を
次数とする単項式を乗算した後、前記所望の生成多項式
を用いた除算を行うことにより前記ＣＲＣ符号を生成す
るＣＲＣ符号生成回路を設計するために必要な係数値を
算出し、前記ＣＲＣ符号のビット数に応じて設けられる
各フリップフロップ回路の入力端子には、前記算出され
た係数値をもとに決定されるフリップフロップ回路の出
力と前記情報データの並列入力データの組み合わせによ
る排他的論理和をとった結果を入力するよう接続するこ
とにより、所望のＣＲＣ符号生成回路を設計することを
特徴とし、ＣＲＣ符号の生成遅延および回路規模が抑制
されたＣＲＣ符号生成回路を容易に設計することがで
き、また、多種のＣＲＣ符号生成回路を設計するにあた
って、その設計の手間を簡略化することが可能となる。

【００２９】

【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照して説明する。なお、ここでは、誤り検出
の対象となる情報データとして、例えば、ＡＴＭ（Ａｓ
ｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）
通信網において用いられるセルと呼ばれる固定長パケッ
トの場合について説明する。

【００３０】図１は、ＡＴＭ通信網におけるＯＡＭ（Op
eration And Maintenance ）セルの構成を示したもので
ある。ＯＡＭセルは、ＡＴＭ通信網内の伝送路や交換機
の故障発生あるいは回復を通知するための障害検出／通
知機能、セルの伝送品質や転送遅延時間をオンラインで
測定監視するための品質管理機能等を提供するためのも
のである。

【００３１】図１に示すように、ＯＡＭセルは、大きく
分けて、５バイトのセルヘッダ１１、４８バイトのセル
ペイロード１２で構成され、さらに、セルペイロード１
２は、３７４ビットのＯＡＭ情報フィールド１３と、こ
のＯＡＭ情報フィールド１３に対して演算される１０ビ
ットのＣＲＣビット格納領域１４で構成される（以下、
１３と１４を合わせてＣＲＣ−１０符号あるいはＣＲＣ
符号と呼ぶこととする）。

【００３２】すなわち情報ビット数ａ＝３７４、冗長ビ
ット数ｂ＝１０となる。また、生成多項式は、Ｇ（Ｘ）
＝Ｘ＾10＋Ｘ＾9 ＋Ｘ＾5 ＋Ｘ＾4 ＋Ｘ＋１である。

【００３３】ここで、本発明の実施形態について説明す
る前に、図１に示したセルのＣＲＣ−１０符号の生成方
法およびその生成回路の従来例について説明する。ま
ず、第１の従来例として、ＣＲＣ−１０符号のシリアル
な生成回路の構成の具体例を図２と図３に示す。

【００３４】図２は、情報ビットの後に１０ビットの
「０」シンボルを付加したものを入力する方法をもとに
した生成回路で、フリップフロップ回路Ｆ０〜Ｆ９、排
他的論理和回路２１ａ〜２１ｄで構成される。

【００３５】フリップフロップ回路Ｆ０〜Ｆ９のあるク
ロックタイミングにおける出力値をそれぞれＦ[0] 、Ｆ
[1] 、…、Ｆ[9] 、次のクロックタイミングで各フリッ
プフロップ回路Ｆ０〜Ｆ９から出力される値をＦ[i]new
（ｉ＝０〜９）とすると、順次新しいデータｚが入力
された時の回路の動作は、以下のようになる。

【００３６】 F[0]new ＝z+F[9] F[1]new ＝F[0]+F[9] F[2]new ＝F[1] F[3]new ＝F[2] F[4]new ＝F[3]+F[9] F[5]new ＝F[4]+F[9] F[6]new ＝F[5] F[7]new ＝F[6] F[8]new ＝F[7] F[9]new ＝Ｆ［８］＋Ｆ［９］ … （４） なお、式（４）で「＋」は、排他的論理和をとることを
示している。

【００３７】初期値Ｆ［ｉ］ ＝「０」（Ｓ（ｘ）＝０
の状態）から、データｄが１ビット入力される度に、各
フリップフロップ回路Ｆ０〜Ｆ９の出力が１ビットシフ
トし（Ｓ（ｘ）・ｘを加算）、その結果を生成多項式Ｇ
（Ｘ）＝Ｘ＾10＋Ｘ＾9 ＋Ｘ＾5＋Ｘ＾4 ＋Ｘ＋１で除
算して（排他的論理和回路２１ａ〜２１ｄで、それぞれ
の入力値の排他的論理和をとる）、その余りを新たにＳ
（ｘ）とする。再び新たなデータｄが１ビット入力され
て、以上の処理を情報データｄの全てのビットが入力さ
れるまで繰り返した結果、各フリップフロップ回路Ｆ０
〜Ｆ９の出力は冗長ビット（ＣＲＣビット）Ｒに等しく
なり、 Ｒ＝（F[9]、F[8]、F[7]、F[6]、F[5]、F[4]、F[3]、F[2]、F[1]、F[0]） … （５） となる。

【００３８】図３は、情報データａビットの入力に対
し、Ｘ＾10を行ったものに割り算回路を適用するＣＲＣ
符号生成回路で、フリップフロップ回路Ｆ０〜Ｆ９、排
他的論理和回路３１ａ〜３１ｅで構成される。

【００３９】図２の説明と同様に記述すると、入力デー
タｚに対して各フリップフロップの動作は、 F[0]new ＝z+F[9] F[1]new ＝z+F[0]+F[9] F[2]new ＝F[1] F[3]new ＝F[2] F[4]new ＝z+F[3]+F[9] F[5]new ＝z+F[4]+F[9] F[6]new ＝F[5] F[7]new ＝F[6] F[8]new ＝F[7] F[9]new ＝z+F[8]+F[9] … （６） となる。

【００４０】初期値Ｆ[i] ＝「０」（Ｓ（ｘ）＝０の状
態）から、データｚが１ビット入力されると、それにＸ
＾10をかけるとともに（排他的論理和回路３１ａで、フ
リップフロップ回路Ｆ９の出力値との排他的論理和をと
る）、各フリップフロップ回路Ｆ０〜Ｆ９の出力が１ビ
ットシフトされ（さらに、Ｓ（ｘ）・ｘを加算）、その
結果を生成多項式Ｇ（Ｘ）＝Ｘ＾10＋Ｘ＾9 ＋Ｘ＾5 ＋
Ｘ＾4 ＋Ｘ＋１で除算して（排他的論理和回路３１ｂ〜
３１ｅで、それぞれの入力値の排他的論理和をとる）、
その余りを新たにＳ（ｘ）とする。再び新たなデータｚ
が１ビット入力されて、以上の処理を情報データｚの全
てのビット（ａビット）が入力されるまで繰り返した結
果、各フリップフロップ回路Ｆ０〜Ｆ９の出力は冗長ビ
ット（ＣＲＣ符号）Ｒに等しくなる。すなわち、ａビッ
トの情報が入った後の各フリップフロップＦ０〜Ｆ９の
出力を式（５）のように並べて、冗長ビット（ＣＲＣ符
号）が得られることになる。

【００４１】このように図３に示した回路構成は、図２
の場合よりもより少ない遅延で回路規模を増大させるこ
となく、ＣＲＣ符号の生成が可能である。なお、これら
の図において、冗長ビットは必要な信号が全て入力され
た後の、各フリップフロップＦ０〜Ｆ９からの出力信号
である。

【００４２】次に、第２の従来例として、ＣＲＣ−１０
符号の生成を２ビットパラレルで行う場合について説明
する。これは、ＣＲＣ符号生成回路の分類として、パラ
レルであるが、情報ビット数を並列度で割った余りｈが
「０」となる場合である。この場合は、やはり図３に示
したように入力データに対してＸ＾10を施した形で入力
させる方法が優れていることになる。図４に、この２ビ
ットパラレル入力のＣＲＣ符号生成回路の具体的な回路
構成を示す。

【００４３】図４に示す２ビットパラレル入力のＣＲＣ
符号生成回路は、フリップフロップ回路Ｆ０〜Ｆ９、排
他的論理和回路４１ａ〜４１ｈで構成されている。情報
データは、２ビットのデータｚ1 、ｚ0 として入力さ
れ、それらの値をｚ[1] 、ｚ[0] と表し、ｚ[1] の方が
ｚ[0] よりも上位にあるものとすると、各フリップフロ
ップ回路Ｆ０〜Ｆ９の動作は、以下のようになる。

【００４４】 F[0]new ＝z[0]+z[1]+F[8]+F[9] F[1]new ＝z[0]+F[8] F[2]new ＝z[1]+F[0]+F[9] F[3]new ＝F[1] F[4]new ＝z[0]+z[1]+F[2]+F[8]+F[9] F[5]new ＝z[0]+F[3]+F[8] F[6]new ＝z[1]+F[4]+F[9] F[7]new ＝F[5] F[8]new ＝F[6] F[9]new ＝z[0]+z[1]+F[7]+F[8]+F[9] … （７） 実際の回路の構成にあたっては、フリップフロップ回路
間のビット移動の遅延の許容範囲や、各回路素子の出力
パワーの限界を勘案しながら、排他的論理和回路の数を
減らして、回路規模がなるべく小さくなるよう工夫をす
るのが一般的である。図４の場合では、式（７）によれ
ば、１８個あるはずの排他的論理和回路（「＋」の合計
数に相当する）を８個に削減している。

【００４５】図４の回路構成をより詳細に述べる。排他
的論理和回路を用いた中間結果をｍ［ｉ］（ｉ＝１〜
３）として、式（７）の動作を図４に従って記述する
と、 m[1]＝z[0]+F[8] m[2]＝z[1]+F[9] m[3]＝m[1]+m[2] F[0]new ＝m[3] F[1]new ＝m[1] F[2]new ＝m[2]+F[0] F[3]new ＝F[1] F[4]new ＝m[3]+F[2] F[5]new ＝m[1]+F[3] F[6]new ＝m[2]+F[4] F[7]new ＝F[5] F[8]new ＝F[6] F[9]new ＝m[3]+F[7] … （８） となり、「＋」の数、すなわち、排他的論理和回路の数
が８個で済むことになる。

【００４６】次に、第３の従来例として、今度は、８ビ
ットパラレルで処理する場合を考える。この場合は、情
報のビット数ａが並列度ｃで割り切れない場合である。

【００４７】すなわち、これまでの従来例のように、入
力データに対し、Ｘ＾10による積算を行った後に割り算
を行うとすると、最後に６ビットの余りができてしま
い、その部分の計算が複雑になってしまう。

【００４８】入力データを無理やりＸ＾10でかけて、割
り算を行った場合、まず最後の列以外はこれまでと同じ
様な回路構成をとっている。すなわち、入力データｄ７
〜ｄ０の値を先頭から順に、ｚ[7] 、ｚ[6] 、ｚ[5] 、
…、ｚ[0] とし、図２の説明と同様に記述すると、８ビ
ットパラレル入力のＣＲＣ符号生成回路における、最後
の６ビット以外の入力データに対する各フリップフロッ
プの動作は、 F[0]new ＝z[0]+z[1]+z[2]+z[3]+z[4]+F[2]+F[3]+F[4]+F[5]+F[6] F[1]new ＝z[0]+z[5]+F[2]+F[7] F[2]new ＝z[1]+z[6]+F[3]+F[8] F[3]new ＝z[2]+z[7]+F[4]+F[9] F[4]new ＝z[0]+z[1]+z[2]+z[4]+F[2]+F[3]+F[4]+F[6] F[5]new ＝z[0]+z[4]+z[5]+F[2]+F[6]+F[7] F[6]new ＝z[1]+z[5]+z[6]+F[3]+F[7]+F[8] F[7]new ＝z[2]+z[6]+z[7]+F[4]+F[8]+F[9] F[8]new ＝z[3]+z[7]+F[0]+F[5]+F[9] F[9]new ＝z[0]+z[1]+z[2]+z[3]+F[1]+F[2]+F[3]+F[4]+F[5] … （９） となる。

【００４９】最後の６ビットの入力データを先頭から
ｚ′[5] 、ｚ′[4] 、…、ｚ′[0] とし、図２の説明と
同様に記述すると、８ビットパラレル入力のＣＲＣ符号
生成回路における、最後の６ビット入力データに対する
各フリップフロップの動作は、 F[0]new ＝ z´[0]+ z´[1]+ z´[2]+ z´[3]+ z´[4] +F[4]+F[5]+F[6]+F[7]+F[8] F[1]new ＝ z´[0]+ z´[5]+F[4]+F[9] F[2]new ＝ z´[1]+F[5] F[3]new ＝ z´[2]+F[6] F[4]new ＝ z´[0]+ z´[1]+ z´[2]+ z´[4]+F[4]+F[5]+F[6]+F[7] F[5]new ＝ z´[0]+ z´[4]+ z´[5]+F[4]+F[8]+F[9] F[6]new ＝ z´[1]+ z´[5]+F[0]+F[3]+F[8] F[7]new ＝ z´[2]+F[1]+F[6] F[8]new ＝ z´[3]+F[2]+F[7] F[9]new ＝ z´[0]+ z´[1]+ z´[2]+ z´[3]+F[3]+F[4]+F[5]+F[6]+F[7] … （１０） となる。

【００５０】このように、回路としてはこれら２種類の
回路の組み合わせとなってしまい、回路規模は非常に増
大してしまうことになる。さて、ここで、本発明のＣＲ
Ｃ符号生成回路を考える。まず、その原理について説明
する。

【００５１】本発明のＣＲＣ符号生成回路は、まず情報
データのビット数ａに（ｃ−ｈ）ビットの「０」シンボ
ルを加えることによって、（ａ＋ｃ−ｈ）ビットの入力
情報とする。ａをｃで割った余りがｈであることから、
ａ−ｈはｃで割り切れ、よって、ａ＋ｃ−ｈはｃで割り
切れる。

【００５２】前述の従来例によれば、例えば最後の情報
入力はｈビットパラレルであり、このためにｃビットパ
ラレル用のＣＲＣ符号生成回路とｈビットパラレル用の
ＣＲＣ符号生成回路を両方用意し、それらを組み合わせ
た回路としていたために、回路規模が大きくなってしま
うという欠点があった。

【００５３】しかし、本発明では、全ての入力がｃビッ
トパラレルで行われるので、ＣＲＣ生成回路は１種類設
ければよく、回路規模を小さく抑えることができる。詳
しくは、ａがｃで割り切れるような場合と同程度の回路
規模にすることが可能である。すなわち、本発明のＣＲ
Ｃ符号生成回路は、情報データのビット数ａが演算の並
列度ｃで割り切れない場合に効率的なＣＲＣ生成回路が
実現できることに特徴がある。

【００５４】前述の従来例によれば、ＣＲＣ符号生成方
法は、情報データに対し、ｂビット分の「０」を付加す
るか、あるいはＸ＾b の積算を行うか、のいずれかの操
作を行うものであった。

【００５５】しかしながら、実は、上記２つの操作は回
路上で異なるが、数式上は同じことを行っているに過ぎ
ない。従って、ビット数（ｃ−ｈ）分の「０」の付加と
Ｘ＾e の積算とを両方行うことによって、（ｃ−ｈ）と
ｅの和がｂに等しくなれば、それは結果として同じＣＲ
Ｃ符号生成回路と言うことができる。

【００５６】従って、ｅの値として ｅ＝ｂ−（ｃ−ｈ） ＝ｂ−ｃ＋ｈ … （１１） とすれば、ＣＲＣ符号生成回路が実現できることがわか
る。

【００５７】しかしながら、式（１１）の値は、ｃの値
によっては負となることがある。そこで、その場合に
は、ｅの値は式（１１）のｅにＣＲＣ符号生成のための
生成多項式Ｇ（Ｘ）の周期ｎを加えるとよい。

【００５８】一般に、値ｆ（Ｘ）に対して、ｆ（Ｘ）を
生成多項式Ｇ（Ｘ）で割った余りをｒ（Ｘ）とすると、
生成多項式Ｇ（Ｘ）の周期ｎは、 ｒ（Ｘ）＝ｆ（Ｘ）ｍｏｄ Ｇ（Ｘ） ＝｛ｒ（Ｘ）・Ｘ＾n ｝ｍｏｄ Ｇ（Ｘ） ＝｛ｆ（Ｘ）・Ｘ＾n ｝ｍｏｄ Ｇ（Ｘ） … （１２） を満たすものである。従って、これを利用すると、入力
情報をｆ′（Ｘ）とすると、それにＸ＾e の積算を行っ
てからＧ（Ｘ）による割り算を行うことは、ｆ′（Ｘ）
にＸ＾(e+n) の積算を行ってからＧ（Ｘ）で割ることと
等価である。すなわち、 ｒ（Ｘ）＝｛ｆ′（Ｘ）・Ｘ＾e ｝ｍｏｄ Ｇ（Ｘ） ＝｛ｆ′（Ｘ）・Ｘ＾(e+n) ｝ｍｏｄ Ｇ（Ｘ） … （１３） となる。従って、式（１１）をより一般的に書き換える
と、 ｅ＝（ｂ−ｃ＋ｈ）ｍｏｄ ｎ … （１４） となる。

【００５９】すなわち、式（１４）に示されるようなｅ
の値を用いて、情報データにＸ＾ｅの積算を行うことに
より、最初に付加した（ｃ−ｈ）ビットの「０」シンボ
ルと合わせて、合計ｂビット分のシンボル付加あるいは
Ｘのべき乗と等価となる。

【００６０】これによって、情報ビット数ａが並列度ｃ
で割り切れない場合においても、従来から提案されてい
た、Ｘのべき乗を行った後に生成多項式による割り算処
理を行う、という同等の形を作ることが可能となる。

【００６１】以上述べた２点、すなわち、回路への情報
入力の並列度を変更しないこと、および従来の遅延の少
ないＣＲＣ符号生成方法と同等の形を形成出来ることに
より、情報データのビット数が並列度の倍数である場合
に限る従来例と比較して、回路規模を増やすことなく、
また遅延もなるべく少ない方法でＣＲＣ符号の生成が可
能となる。

【００６２】さて、このようにして求められたｅの値を
使って、実際にＣＲＣ符号生成回路を構成するには、変
数ｊを０からｃ−１まで順に変化させながら ｓ［ｂ−１，ｊ］ Ｘ＾(b-1) ＋ｓ[b-2,j] Ｘ＾(b-2) ＋…ｓ[1,j] Ｘ＋ｓ
[0,j] ＝Ｘ＾(e+j)modＧ（Ｘ） … （１５） となるような係数ｓ[i,j] （ｉ＝０〜b-1 ）を求め、ま
た、変数ｋを０からｂ−１まで変化させながら、 ｔ[b-1,k] Ｘ＾(b-1) ＋ｔ[b-2,k] Ｘ＾(b-2) ＋…ｔ[1,k] Ｘ＋ｔ[0,k] ＝Ｘ＾(c+k)modＧ（Ｘ） … （１６） となるような係数ｔ[i,k] （ｉ＝０〜b-1 ）の値を求め
る必要がある。なお、これらｓ[i,j] 、ｔ[i,k] はそれ
ぞれ０または１の値をとるものである。

【００６３】そして、これらの係数を用いて、一般的な
ＣＲＣ符号生成回路の構成を記述することができる。す
なわち、情報データをｃビットパラレル入力として、各
パラレル入力データｄ０〜ｄ（ｃ−１）の値をａ[j]
（ｊ＝０〜c-1 ）とし、ａ[c-1] を最も上位の入力ビッ
トとする。また、ＣＲＣ符号生成回路にはｂビットのＣ
ＲＣ符号を表現するためのｂ個のフリップフロップ回路
Ｆ０〜Ｆ（ｂ−１）があり、これらの出力値をやはりＦ
[i] （ｉ＝０〜b-1 ）とし、Ｆ[b-1] を最も上位の値と
する。すると、１回の動作でシフトした結果として、各
フリップフロップ回路から出力される値Ｆ[i] ｎｅｗ
（ｉ＝０〜b-1 ）値は、それぞれ

【００６４】

【数１】 という形で表現されることになる。

【００６５】係数係数ｓ[i,j] 、ｔ[i,k] はそれぞれ
「０」または「１」の値をとり、また、式（１７）の記
述において、「＋」を排他的論理和回路に置き換え、
「・（乗算）」を論理積回路に置き換えるとフリップフ
ロップ回路Ｆ０〜Ｆb-1 、入力データｄ（ｃ−１）〜ｄ
０、排他的論理和回路の接続関係を示した関係式となる
ことがわかる。これを具体的に各回路素子（フリップフ
ロップ回路Ｆ０〜Ｆb-1 、排他的論理和回路、論理積回
路）を用いて示した例が図５である。

【００６６】図５から明らかなように、入力データにＸ
＾e を乗算したものと１つ前のフリップフロップ回路の
出力との排他的論理和について、係数ｓ[i,j] が関連
し、また、その排他的論理和をとったものを初期の値と
して割り算を行うための排他的論理和として係数ｔ[k,
i] が関わっている。

【００６７】これらの係数ｓ[i,j] 、ｔ[k,i] のうち、
値が「０」であるものについては、省略できる。すなわ
ち、係数ｓ[i,j] が「０」のとき、各係数ｓ[i,j] のそ
れぞれに対応して、その各値が入力される論理積回路で
は、その他端から入力される入力データの値ａ[j] にか
かわらず、常に「０」が出力されるため、その論理積回
路の出力が接続されている排他的論理和回路の出力は、
その排他的論理和回路の他端から入力される値がそのま
ま出力されることになり、結局、係数ｓ[i,j]の値が
「１」であるところの排他的論理和回路においてのみ、
その他端から入力される１つ前のフリップフロップ回路
の出力値と、ａ[j] との排他的論理和がとられるように
なっている。

【００６８】また、係数ｔ[i,k] が「０」のとき、各係
数t[i,k] のそれぞれに対応して、その各値が入力され
る論理積回路では、その他端から入力される各フリップ
フロップ回路の出力値にかかわらず、常に「０」が出力
されるため、その論理積回路の出力が接続されている排
他的論理和回路の出力は、その排他的論理和回路の他端
から入力される値（他のフリップフロップ回路からの出
力値）がそのまま出力されることになり、結局、係数t
[i,k] の値が「１」であるところの排他的論理和回路
のみ、割り算を行うための各フリップフロップ回路の出
力値の間の排他的論理和がとられるようになっている。

【００６９】そして、これら係数ｓ[i,j] 、ｔ[i,k] に
関する演算結果は、次のデータ入力のタイミングで、各
フリップフロップ回路Ｆ０〜Ｆ（ｂ−１）の入力にフィ
ードバックされるようになっている。

【００７０】また、残ったものについても、回路規模を
小さくする点から、適切な組み合わせにより排他的論理
和の数を減らすことが可能である。このように、ｅの計
算に関わる部分以外はほとんど従来の手法を用いること
ができ、複雑度をそれほど増すことなくＣＲＣ符号生成
回路を構成することができる。

【００７１】さて、ここで、本発明に係る第１の実施形
態として、８ビットパラレル入力のＣＲＣ符号生成回路
を考えることにする。前述同様、１０ビットのＣＲＣ符
号で並列度が８、また３７４ビットの情報データは、８
ビットパラレルにすると６ビット余る。

【００７２】本実施形態のＣＲＣ符号生成回路では、ま
ず、情報ビットの最後に８−６＝２ビットの「０」シン
ボルを付加し、入力されたデータはＸ＾10を乗算するの
ではなく、 Ｘ＾e ＝Ｘ＾(10-8+6)＝Ｘ＾8 … （１８） を乗算する。しかる後に割り算回路による演算がなされ
ることになる。

【００７３】このようにすると情報ビットは見かけ上３
７６ビットとなるので、最後まで８ビットパラレルによ
る入力を行うことが可能である。さて、このようにして
設計されるＣＲＣ符号生成回路の構成例を図６に示す。

【００７４】すなわち、図６において、ＣＲＣ符号生成
回路は、先に求めたｅの値（ｅ＝８）を用い、式（１
５）より係数ｓ[i,j] （ｉ＝０〜９、j=０〜７）を求
め、同様にｅの値（ｅ＝８）を用いて式（１６）より係
数ｔ[i,k] （ｉ＝０〜９、ｋ＝０〜９）を求め、さら
に、その結果と式（１７）で示される各フリップフロッ
プ回路Ｆ０〜Ｆ９と入力データｄ７〜ｄ０の接続関係式
をもとに回路を構成したものである。また、たとえば、
係数ｓ[i,j] 、係数ｔ[i,k] を図５に当てはめても容易
に回路が構成でき、図５のうち、１０個のフリップフロ
ップ回路Ｆ０〜Ｆ９と、係数ｓ[i,j] 、ｔ[k,i] のう
ち、値が「１」であるところの排他的論理和回路で構成
できる。

【００７５】図６に示す構成の回路の動作は、８ビット
パラレルの入力データｄ７〜ｄ０の値を先頭から順に、
ｚ[7] 、ｚ[6] 、ｚ[5] 、…、ｚ[0] として、図２の説
明と同様に記述すると、 F[0]new ＝z[2]+z[3]+z[4]+z[5]+z[6]+F[2]+F[3]+F[4]+F[5]+F[6] F[1]new ＝z[2]+z[7]+F[2]+F[7] F[2]new ＝z[3]+F[3]+F[8] F[3]new ＝z[4]+F[4]+F[9] F[4]new ＝z[2]+z[3]+z[4]+z[6]+F[2]+F[3]+F[4]+F[6] F[5]new ＝z[2]+z[6]+z[7]+F[2]+F[6]+F[7] F[6]new ＝z[3]+z[7]+F[3]+F[7]+F[8] F[7]new ＝z[4]+F[4]+F[8]+F[9] F[8]new ＝z[0]+z[5]+F[0]+F[5]+F[9] F[9]new ＝z[2]+z[3]+z[4]+z[5]+F[1]+F[2]+F[3]+F[4]+F[5] … （１９） となる。

【００７６】式（１９）は、一見式（９）とそれほど変
化がないにも関わらず、従来の方式では式（９）と式
（１０）を使い分けなければならなかった。しかし、こ
の第１の実施形態では、式（１９）のみを用いればよ
く、回路規模を増大させる心配がない。

【００７７】この式（１９）も実際の回路の構成にあた
り、排他的論理和回路の数を減らして、回路規模がなる
べく小さくなるように工夫をすることが可能である。例
えば、図６の場合について、排他的論理和回路を用いた
中間結果をｍ［ｉ］（ｉ＝１〜１６）として、式（１
９）の動作を記述すると、 m[1]＝z[0]+F[0] m[2]＝z[1]+F[1] m[3]＝z[2]+F[2] m[4]＝z[3]+F[3] m[5]＝z[4]+F[4] m[6]＝z[5]+F[5] m[7]＝z[6]+F[6] m[8]＝z[7]+F[7] m[9]＝m[3]+m[4] m[10] ＝m[3]+m[8] m[11] ＝m[4]+F[8] m[12] ＝m[5]+F[9] m[13] ＝m[1]+m[6] m[14] ＝m[6]+m[7] m[15] ＝m[5]+m[9] m[16] ＝m[2]+m[6] F[0]new ＝m[14]+m[15] F[1]new ＝m[10] F[2]new ＝m[11] F[3]new ＝m[12] F[4]new ＝m[12]+m[15] F[5]new ＝m[7]+m[10] F[6]new ＝m[8]+m[10] F[7]new ＝F[8]+m[12] F[8]new ＝z[9]+m[13] F[9]new ＝m[15]+m[16] … （２０） となり、式（１９）において４７個あった「＋」の数、
すなわち、排他的論理和回路の数が２３個で済むことに
なる。

【００７８】一方、他の従来例として、情報データのビ
ット列に「０」を１０個付加する方法もあるが（図２お
よび従来技術の説明参照）、これは以前から述べている
ように、「０」を付加することによって、その入力に要
する余分の時間の分だけの遅延が生じることになる。こ
こでは、８ビットパラレルなので、入力信号が１ライン
増え、よって１クロックの遅延が生じる。

【００７９】しかしながら、図６に示したような回路構
成においても、入力の２ビットをダミーの「０」信号と
しており、この２ビットの出力が遅れると、図１の最後
から２列目の８ビットがそろって出力されず、結果とし
て情報ビット例に「０」を１０個付加した場合と全く同
じ遅延となってしまう。

【００８０】そこで、最後のデータが入力された後、フ
リップフロップ回路のうち上位の２つ、すなわち、Ｆ９
とＦ８については、図６に示すように、フリップフロッ
プへの入力の直前のデータを用いて、その値を出力に用
いることとする。これは、ハードウェアのタイミング設
計を考えて、出力に至るまでの排他的論理和演算の数を
減らしたり、またその入出力における信号のファンアウ
ト数などをなるべく減らすような回路設計、さらにはＬ
ＳＩ設計においては、トランジスタレベルのレイアウト
まで考慮すれば、信号の変化がタイミング的に十分間に
合うようにすることが可能である、との根拠に基づいて
いる。

【００８１】なお、全ての情報データが入力されたと
き、残りの８個のフリップフロップ回路Ｆ０〜Ｆ７につ
いては、通常通り、そこからの出力信号をそのままＣＲ
Ｃ符号の各ビット値とすることで、全てのデータを入力
タイミングに対して遅延なく生成、送出することが可能
となる。

【００８２】次に、第２の実施形態として、少し特殊な
例ではあるが、３０ビットパラレル入力のＣＲＣ符号生
成回路について説明する。この場合も、情報データのビ
ット数は並列度で割ることができない。すなわち、情報
データのビット数が３７４ビットなので、１４ビットの
半端ができてしまう。従って、第３の従来例のようなＸ
＾10による積算を行う方法では、回路が複雑になってし
まう。また、ＣＲＣ符号部分を「０」シンボルとおいた
場合も３７４＋１０＝３８４ビットであり、３０ビット
パラレルでは最後が２４ビットパラレルとなるため、Ｘ
＾10を行う場合と全く同じように複雑な回路となってし
まう。

【００８３】そこで、まず情報データＩに対して、並列
度３０から情報ビットの余り１４を引いた値で与えられ
る１６個の「０」シンボルを最後尾に付加することを考
える。これで入力情報データは３９０ビットとなる。

【００８４】次に、生成多項式Ｇ（Ｘ）＝Ｘ＾10＋Ｘ＾
9 ＋Ｘ＾5 ＋Ｘ＾4 ＋Ｘ＋１の周期を考える。Ｇ（Ｘ）
を多項式分解すると、 Ｇ（Ｘ）＝（Ｘ＋１）（Ｘ＾9 ＋Ｘ＾4 ＋１） … （２１） となる。周期ｋとはＸ＾k ＋１をその多項式で割って割
り切れるようなｋのうち最小のものをいう。ここでＸ＾
9 ＋Ｘ＾4 ＋１は原始多項式であることが知られてお
り、よって、その周期は２＾9 −１＝５１１であること
がわかる。Ｘ＋１の周期は明らかに１なので、Ｘ＾511
＋１を多項式分解した中に、Ｘ＋１も確実に入る。よっ
て、Ｇ（Ｘ）の周期は５１１となる。

【００８５】回路設計において、情報データＩにＸ＾e
を乗算した後に割り算を行うが、その時の値ｅは、前述
したように、情報データＩのビット数ａ、冗長データ
（ＣＲＣ符号）のビット数ｂ、演算の並列度ｃ、ａをｃ
で割った余りをｈ、生成多項式Ｇ（ｘ）の周期ｎとした
とき、（ｂ−ｃ＋ｈ）を周期ｎで割った余りとなる。す
なわち、 ｅ＝（１０−３０＋１４）ｍｏｄ ５１１ ＝５０５ … （２２） となる。すなわち、入力データは、まずＸ＾505 による
乗算を施された後に、通常の割り算回路に入力されるこ
ととなる。

【００８６】さて、前述したように、求められたｅの値
を使って、まず、式（１５）より係数ｓ[i,j] （ｉ＝０
〜９、j=０〜２９）を求め、式（１６）より係数ｔ[i,
k] （ｉ＝０〜９、ｋ＝０〜９）を求める。そして、こ
れら求められた係数ｓ[i,j] 、ｔ[i,k] と式（１７）で
示される各フリップフロップ回路Ｆ０〜Ｆ９と入力デー
タｄ２９〜ｄ０の接続関係式をもとに回路を構成する
と、例えば、図７、図８に示した回路構成が得られる。

【００８７】図７は、入力データｄ２９〜ｄ０を各フリ
ップフロップ回路Ｆ０〜Ｆ９の入力用にマージする部分
であり、そのための回路の一例を示している。その動作
は、３０ビットパラレルの入力データｄ２９〜ｄ０の値
を先頭から順に、ｚ[29] 、ｚ[28] 、ｚ[27] 、…、
ｚ[0] 、フリップフロップ回路Ｆ０〜Ｆ９へ関連付けさ
れる出力データＡ０〜Ａ９の値をそれぞれＡ［０］〜Ａ
［９］として、図２の説明と同様に記述すると、具体的
には、以下のような式で表される。

【００８８】 A[0]＝z[3]+z[4]+z[5]+z[6]+z[16]+z[17]+z[18]+z[19]+z[20]+z[25] A[1]＝z[3]+z[7]+z[16]+z[21]+z[25]+z[26] A[2]＝z[0]+z[4]+z[8]+z[17]+z[22]+z[26]+z[27] A[3]＝z[0]+z[1]+z[5]+z[9]+z[18]+z[23]+z[27]+z[28] A[4]＝z[1]+z[2]+z[3]+z[4]+z[5]+z[10]+z[16]+z[17] +z[18]+z[20]+z[24]+z[25]+z[28]+z[29] A[5]＝z[2]+z[11]+z[16]+z[20]+z[21]+z[26]+z[29] A[6]＝z[3]+z[12]+z[17]+z[21]+z[22]+z[27] A[7]＝z[0]+z[4]+z[13]+z[18]+z[22]+z[23]+z[28] A[8]＝z[1]+z[5]+z[14]+z[19]+z[23]+z[24]+z[29] A[9]＝z[2]+z[3]+z[4]+z[5]+z[15]+z[16]+z[17]+z[18]+z[19]+z[24] … （２３） となる。

【００８９】また、図８は、図７のデータＡ０〜Ａ９を
１０個のフリップフロップ回路Ｆ０〜Ｆ９に入力する部
分の回路図を示している。各フリップフロップの動作は
式（１５）におけるＡ[i] （ｉ＝０〜９）を使って以下
の式の通りに記述できる。

【００９０】 F[0]new ＝A[3]+A[4]+A[7]+A[8]+F[3]+F[4]+F[7]+F[8] F[1]new ＝A[0]+A[3]+A[5]+A[7]+A[9]+F[0]+F[3]+F[5]+F[7]+F[9] F[2]new ＝A[0]+A[1]+A[4]+A[6]+A[8]+F[0]+F[1]+F[4]+F[6]+F[8] F[3]new ＝A[0]+A[1]+A[2]+A[5]+A[7]+A[9] +F[0]+F[1]+F[2]+F[5]+F[7]+F[9] F[4]new ＝A[1]+A[2]+A[4]+A[6]+A[7]+F[1]+F[2]+F[4]+F[6]+F[7] F[5]new ＝A[0]+A[2]+A[4]+A[5]+F[0]+F[2]+F[4]+F[5] F[6]new ＝A[1]+A[3]+A[5]+A[6]+F[1]+F[3]+F[5]+F[6] F[7]new ＝A[0]+A[2]+A[4]+A[6]+A[7]+F[0]+F[2]+F[4]+F[6]+F[7] F[8]new ＝A[1]+A[3]+A[5]+A[7]+A[8]+F[1]+F[3]+F[5]+F[7]+F[8] F[9]new ＝A[2]+A[3]+A[6]+A[7]+A[9]+F[2]+F[3]+F[6]+F[7]+F[9] … （２４） この回路を用いることによって、半端な部分の入力に対
し、複雑な処理をすることなく、同じ１種類の回路によ
る処理によって、ＣＲＣを計算することができる。

【００９１】また、ＣＲＣ符号はこの図７、図８に示し
た回路において、各フリップフロップ回路Ｆ０〜Ｆ９の
出力により求められるが、もしタイミング的に余裕があ
れば、フリップフロップへの入力の直前をＣＲＣ符号の
値とすることによって、最後の半端な入力と同じクロッ
クタイミングでＣＲＣの値が求められることになる。こ
れは余分な遅延を生み出さないＣＲＣ生成回路となるこ
とを意味している。さあらに、式（１９）から式（２
０）への変形と同様の操作により、排他的論理和の数を
削減することが可能である。

【００９２】次に、第３の実施形態について説明する。
情報データＩのビットａが並列度ｃで割り切れない場合
の解決法として、これまではａをｃで割った余りｈに対
して、ｃ−ｈビットの「０」シンボルを情報ビットの後
ろに付加していた。しかしながら、これを後ろではな
く、前につけることによっても、合計のビット数が変わ
らないので、同じ並列度を継続したＣＲＣ符号生成回路
を作成することが可能である。

【００９３】しかしながら、一般に情報データは先頭か
ら詰めて出力されるものであり、従って例えば（ｃ−
ｈ）ビットの「０」シンボルを情報ビットの前に付加す
ることにより、並列にしたデータの位相も狂うことにな
り、それを元の位相に戻すために、余計な回路を必要と
してしまう。その例を図９に示す。

【００９４】図９では、４ビットパラレルで６ビットの
情報データａ５〜ａ０（その値をａ[5] 〜ａ[0] ）に４
ビットのＣＲＣ符号ｂ３〜ｂ９（その値をｂ[1] 〜ｂ
[0]）を付加する場合を示す。前述の第１、第２の実施
形態にならえば、６を４で割った余りが２なので、４−
２＝２ビットの「０」を情報ビットの後ろに付加する
が、ここでは、逆に２ビットの「０」を情報ビットの前
に付加する。どちらの場合もＣＲＣ符号生成回路の基本
構成には変化がないので、回路規模もほとんど変わらな
い。しかし図９に示すように、ＣＲＣ符号生成回路から
出力されたデータに対し、その順序を変更する必要があ
る。

【００９５】前述の第１、第２の実施形態にならえば、
ＣＲＣ符号生成回路７１には４ビットパラレルで、デー
タの上位ビットから（ａ[5] ，ａ[4] ，ａ[3] ，ａ[2]
）、（ａ[1] ，ａ[0] ，ｂ[3] ，ｂ[2] ）、（ｂ[1]
，ｂ[0] ，＊，＊）と入力され、従って、本来この順
に出力されるべきである。

【００９６】しかし、図９においてＣＲＣ符号生成回路
７１には（０，０，ａ[5] ，ａ[4]）、（ａ[3] ，ａ[2]
，ａ[1] ，ａ[0] ）、（ｂ[3] ，ｂ[2] ，ｂ[1] ，ｂ
[0]）と入力され、従って、ＣＲＣ符号生成回路７１か
らの出力時点では、この順で出力される。そこで、これ
らを元に戻すために、ＣＲＣ符号生成回路７１の４ビッ
トパラレルの出力ラインの下位２つのラインにそれぞれ
フリップフロップ回路７２、７３を設けて遅延させ、さ
らに、ラインの入れ替えを行う必要がある。

【００９７】このように、情報ビットの前に「０」シン
ボルを挿入することにより、遅延の発生、回路規模の増
加といった問題を招いていることになる。従って、ＣＲ
Ｃ符号生成回路が同じ程度の回路規模である限りは、情
報データの終りに「０」シンボルを付加する方が優位で
あると言える。

【００９８】ただし、本来の情報データのビットの位相
をずらして出力させたいような特殊な場合は別の検討を
行う必要がある。すなわち、ａビットの情報をｉビット
（０≦ｉ＜ｃ）だけ位相をずらして出力させたい場合
は、ａ＋ｉをｃで割った余りをｈとして、ｈが「０」で
ある場合は従来からある方法で、またｈが０でない場合
は、本発明による方法を適用するのがよい。

【００９９】以上、説明したように、上記第１〜第３の
実施形態のｃビットパラレル入力のＣＲＣ符号生成回路
によれば、ビット数ｂのＣＲＣ符号を生成するために、
元の情報データのビット数ａが演算の並列度ｃで割り切
れない場合、その余りをｈ、ＣＲＣ符号生成のための生
成多項式Ｇ（Ｘ）の周期ｎとすると、ｅ＝（ｂ−ｃ＋
ｈ）ｍｏｄ ｎなるｅを求め、ａビットの情報データの
終りに（ｃ−ｈ）ビットの「０」シンボルを付加し、さ
らにＸ＾e を乗算してから、その乗算結果を生成多項式
Ｇ（Ｘ）で除算することにより、従来問題であった、最
後の入力ビット数を並列度に合わせるための生成回路を
別途設ける必要がなくなり、回路規模を抑えることがで
きる。またそのために起こり得る演算の変更に対して、
従来と異なる新たな値（ｅ）を用いた入力信号の乗算と
割り算回路との組み合わせにより、従来と同様の形式に
よるＣＲＣ演算が可能となり、余分な遅延もほとんど発
生しないような回路となる。

【０１００】次に、第４の実施形態について説明する。
ここでは、第１〜第３の実施形態で説明したような種々
のＣＲＣ符号生成回路を体系的に設計するための方法に
ついて説明する。

【０１０１】図１０に、本発明に係るＣＲＣ符号生成回
路の設計手順を説明するためのフローチャートを示す。
ここでは、簡単のため、ＣＲＣ符号生成のための生成多
項式は、原始多項式Ｐ（Ｘ）を用いて、 Ｇ（Ｘ）＝（Ｘ＋１）Ｐ（Ｘ） … （２５） と表されるものとする。

【０１０２】冗長ビット数を入力した時点で、生成多項
式Ｇ（Ｘ）の次数はｂと決定されるので、Ｐ（Ｘ）の次
数はｂ−１である。従って、Ｇ（Ｘ）の周期ｎは２＾(b
-1)−１となる。

【０１０３】情報データＩのビット数ａ、冗長データ
（ＣＲＣ符号）のビット数ｂ、演算の並列度ｃをそれぞ
れ入力した場合、まず、所望のａ、ｂ、ｃの値を入力し
（ステップＳ１）、次数ｂで式（２５）に該当するＧ
（Ｘ）の候補の中から、使用する生成多項式を選択する
（ステップＳ２）。Ｇ（Ｘ）の候補はあらかじめ可能な
次数までのものを用意しておき、ｂの入力に対して、次
数ｂのものだけを表示させて選択できるようにする。

【０１０４】そして、ａをｃで割った余りｈを計算し
（ステップＳ３）、ｈ＝０であるかどうかの判定を行う
（ステップＳ４）。ｈ＝０のときはＸのべき乗ｅがｅ＝
ｂと決まっているが（ステップＳ５）、ｈ≠０のときは
その値を計算しなければならない。これは、前述したよ
うに、ｂ−ｃ＋ｈを周期ｎで割った余りとなる（ステッ
プＳ６）。

【０１０５】こうして得られたｅの値を使って、ｊを０
からｃ−１まで順に変化させながら式（１５）を満たす
係数ｓ[i,j] （ｉ＝０〜b-1 ）の値を求める（ステップ
Ｓ７〜１０）。

【０１０６】また、ｋを０からｂ−１まで順に変化させ
ながら、式（１６）を満たす係数ｔ[i,k] （ｉ＝０〜b-
1 ）の値を求める（ステップＳ１１〜ステップＳ１
４）。なお、前述したように、係数ｓ[i,j] 、ｔ[i,k]
はそれぞれ「０」または「１」の値をとる。

【０１０７】そして、これらの係数を用いて、一般的な
ＣＲＣ符号生成回路を生成するできることは、前述した
とおりである。すなわち、式（１７）と係数ｓ[i,j] 、
ｔ[i,k] により決定されるフリップフロップ回路Ｆ０〜
Ｆ（ｂ−１）、入力データｄ（ｃ−１）〜ｄ０、排他的
論理和回路の接続関係をもとに、所望のＣＲＣ符号生成
回路が容易に設計できることになる（ステップＳ１
５）。

【０１０８】以上説明したように、上記第４の実施形態
によれば、誤り検出対象である情報データのビット数
ａ、冗長ビット数（ＣＲＣ符号のビット数）ｂ、演算の
並列度ｃを与え、適切な生成多項式Ｇ（Ｘ）を選択すれ
ば、所望のＣＲＣ符号生成回路を設計するために必要な
パラメータ、すなわち、係数ｓ[i,j] 、ｔ[i,k] （ｉ＝
０〜b-1 、ｊ＝０〜ｃ−１，ｋ＝０〜ｂ−１）が得ら
れ、情報ビット数と演算の並列度の関係に着目すること
によって、元の情報データのビット数ａが演算の並列度
ｃで割り切れない場合であっても、回路規模と演算遅延
が抑制されたＣＲＣ符号生成回路が容易に設計できる。

【０１０９】なお、これまで述べてきたＣＲＣ符号生成
回路およびＣＲＣ符号生成回路設計方法は、全て一般の
巡回符号の生成方法と同様である。ＣＲＣ符号は誤り検
出に特化しており、一方、巡回符号は誤り訂正と検出の
両方に用いられるという違いがあるものの、その生成方
法としては何等変わりはない。よって、以上述べてきた
ＣＲＣ符号は全て２進の巡回符号と言い換えても構わな
い。

【０１１０】

【発明の効果】以上説明したように、本発明によれば、
誤り検出対象の情報のビット数がＣＲＣ演算の並列度の
倍数でない場合でもＣＲＣ符号の生成遅延および回路規
模が抑制されたＣＲＣ符号生成回路を提供できる。

【０１１１】また、任意の情報ビット数、冗長ビット数
（ＣＲＣ符号のビット数）、生成回路の並列度の組み合
わせから、ＣＲＣ符号の生成遅延および回路規模が抑制
されたＣＲＣ符号生成回路を容易に設計することができ
るＣＲＣ符号生成回路設計方法を提供できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るＯＡＭセルの構成を示
す図。

【図２】従来の情報データがシリアル入力の場合のＣＲ
Ｃ（ＣＲＣ−１０）符号生成回路の構成の具体例を示し
た図で、生成のための遅延が多い場合の回路構成であ
る。

【図３】従来の情報データがシリアル入力の場合のＣＲ
Ｃ（ＣＲＣ−１０）符号生成回路の構成の具体例を示し
た図で、生成のための遅延が少ない場合の回路構成であ
る。

【図４】従来の情報データが２ビットパラレル入力の場
合のＣＲＣ（ＣＲＣ−１０）符号生成回路の構成の具体
例を示した図で、情報データのビット数が並列度で割り
切れる場合の回路構成である。

【図５】本発明のＣＲＣ符号生成回路の一般的な構成例
を示した図。

【図６】第１の実施形態に係る、情報データのビット数
が並列度で割り切れない場合の８ビットパラレル入力の
ＣＲＣ（ＣＲＣ−１０）符号生成回路の構成例を示した
図。

【図７】第２の実施形態に係る、情報データのビット数
が並列度で割り切れない場合の３０ビットパラレル入力
のＣＲＣ（ＣＲＣ−１０）符号生成回路の構成例を示し
た図で、パラレルの入力データを各フリップフロップ回
路の入力用にマージする部分の回路構成である。

【図８】第２の実施形態に係る、情報データのビット数
が並列度で割り切れない場合の３０ビットパラレル入力
のＣＲＣ（ＣＲＣ−１０）符号生成回路の構成例を示し
た図で、１０個のフリップフロップ回路の入力部の回路
構成である。

【図９】情報データのビット数が並列度で割り切れない
場合に、情報ビットの前に「０」シンボルを付加した場
合の、ＣＲＣ符号生成回路から出力されたデータの位相
変換について説明するための図。

【図１０】第４の実施形態に係るＣＲＣ符号生成回路を
設計するための設計方法、すんわち、情報データのビッ
ト数、冗長ビット数、ＣＲＣ演算の並列度から、ＣＲＣ
符号生成回路を設計するために必要な係数を求めるため
の手順を説明するためのフローチャート。

【符号の説明】

１１…ＡＴＭセルヘッダ、１２…ＡＴＭセルペイロー
ド、１３…ＯＡＭ情報フィールド、１４…ＣＲＣ−１０
領域、Ｆ０〜Ｆ９…フリップフロップ回路、Ｆ０〜Ｆ
（ｂ−１）…フリップフロップ回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9466−5Ｋ Ｈ０４Ｌ 11/20 Ｅ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 あらかじめ定められた並列度で並列入力
   される情報データをあらかじめ定められた生成多項式を
   用いて除算して、その剰余を求めることにより、前記情
   報データに対する誤り検出用冗長符号であるＣＲＣ符号
   を生成するＣＲＣ符号生成回路であって、 前記情報データのビット数を前記並列度で除算して得ら
   れる剰余を前記並列度から減算して得られた値と同数の
   「０」を付加した前記情報データに対し、前記ＣＲＣ符
   号のビット数から前記情報データに付加した「０」の数
   を減算して得られた値について前記生成多項式の周期に
   よるモジュロ演算を行った結果得られた値を次数とする
   単項式を乗算した後、前記生成多項式を用いた除算を行
   う演算手段と、 この演算手段での除算による剰余を前記情報データに対
   するＣＲＣ符号として出力する出力手段と、 を具備したことを特徴とするＣＲＣ符号生成回路。
2. 【請求項２】 前記情報データは、ＡＴＭ通信ネットワ
   ークを介して転送されるセルに含まれることを特徴とす
   る請求項１記載のＣＲＣ符号生成回路。
3. 【請求項３】 任意の並列度で並列入力される任意のビ
   ット数の情報データを所望の生成多項式を用いて除算し
   て、その剰余を求めることにより、前記情報データに対
   する誤り検出用冗長符号であるＣＲＣ符号を生成するＣ
   ＲＣ符号生成回路を設計するＣＲＣ符号生成回路設計方
   法であって、 前記情報データのビット数、前記情報データの並列度、
   前記ＣＲＣ符号のビット数があらかじめ与えられ、 前記情報データのビット数が前記並列度の倍数のとき、
   前記情報データに対し、前記ＣＲＣ符号のビット数を次
   数とする単項式を乗算した後、所望の生成多項式を用い
   た除算を行うことにより前記ＣＲＣ符号を生成するＣＲ
   Ｃ符号生成回路を設計するために必要な係数値を算出
   し、 前記情報データのビット数が前記並列度の倍数でないと
   き、前記情報データのビット数を前記並列度で除算して
   得られる剰余を前記並列度から減算して得られた値と同
   数の「０」を付加した前記情報データに対し、前記ＣＲ
   Ｃ符号のビット数から前記情報データに付加した「０」
   の数を減算して得られた値について前記生成多項式の周
   期によるモジュロ演算を行った結果得られた値を次数と
   する単項式を乗算した後、前記所望の生成多項式を用い
   た除算を行うことにより前記ＣＲＣ符号を生成するＣＲ
   Ｃ符号生成回路を設計するために必要な係数値を算出
   し、 この算出された係数値をもとに、所望のＣＲＣ符号生成
   回路を設計することを特徴とするＣＲＣ符号生成回路設
   計方法。
4. 【請求項４】 任意の並列度で並列入力される任意のビ
   ット数の情報データを所望の生成多項式を用いて除算し
   て、その剰余を求めることにより、前記情報データに対
   する誤り検出用冗長符号であるＣＲＣ符号を生成するＣ
   ＲＣ符号生成回路を設計するＣＲＣ符号生成回路設計方
   法であって、 前記情報データのビット数、前記情報データの並列度、
   前記ＣＲＣ符号のビット数があらかじめ与えられ、 前記情報データのビット数が前記並列度の倍数のとき、
   前記情報データに対し、前記ＣＲＣ符号のビット数を次
   数とする単項式を乗算した後、所望の生成多項式を用い
   た除算を行うことにより前記ＣＲＣ符号を生成するＣＲ
   Ｃ符号生成回路を設計するために必要な係数値を算出
   し、 前記情報データのビット数が前記並列度の倍数でないと
   き、前記情報データのビット数を前記並列度で除算して
   得られる剰余を前記並列度から減算して得られた値と同
   数の「０」を付加した前記情報データに対し、前記ＣＲ
   Ｃ符号のビット数から前記情報データに付加した「０」
   の数を減算して得られた値について前記生成多項式の周
   期によるモジュロ演算を行った結果得られた値を次数と
   する単項式を乗算した後、前記所望の生成多項式を用い
   た除算を行うことにより前記ＣＲＣ符号を生成するＣＲ
   Ｃ符号生成回路を設計するために必要な係数値を算出
   し、 前記ＣＲＣ符号のビット数に応じて設けられる各フリッ
   プフロップ回路の入力端子には、前記算出された係数値
   をもとに決定されるフリップフロップ回路の出力と前記
   情報データの並列入力データの組み合わせによる排他的
   論理和をとった結果を入力するよう接続することによ
   り、所望のＣＲＣ符号生成回路を設計することを特徴と
   するＣＲＣ符号生成回路設計方法。
5. 【請求項５】 前記情報データは、ＡＴＭ通信ネットワ
   ークを介して転送されるセルに含まれることを特徴とす
   る請求項３〜請求項４記載のＣＲＣ符号生成回路設計方
   法。