JPH1032497A - エラー評価多項式係数計算装置 - Google Patents
エラー評価多項式係数計算装置Info
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- JPH1032497A JPH1032497A JP9046095A JP4609597A JPH1032497A JP H1032497 A JPH1032497 A JP H1032497A JP 9046095 A JP9046095 A JP 9046095A JP 4609597 A JP4609597 A JP 4609597A JP H1032497 A JPH1032497 A JP H1032497A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 組み込まれるべきＧＦ乗算器及びＧＦ加算器
の個数をより一層減らして製造コストを節減し、且つよ
り単純化された装置を具現し得るエラー評価多項式計算
装置を提供する。 【解決手段】 エラー評価多項式係数計算装置は、エラ
ー位置多項式の係数を第１出力として、シンドローム値
を第２出力として、予め決められた順序で順に発生する
係数入力ブロック３０と、ここからの第１出力と第２出
力とを乗じることによって、乗算結果を順に発生するＧ
Ｆ乗算器３１と、複数のレジスタＲ０〜Ｒ３の中のいず
れか一つの内容を予め決められた順序で発生するレジス
タブロック３５と、ＧＦ乗算器３１からの乗算結果の各
々とレジスタの中のいずれか一つの内容とを加算して加
算結果を発生するＧＦ加算器３３と、第１出力、または
加算結果を選択的に発生するＭＵＸ３７とを含む。
の個数をより一層減らして製造コストを節減し、且つよ
り単純化された装置を具現し得るエラー評価多項式計算
装置を提供する。 【解決手段】 エラー評価多項式係数計算装置は、エラ
ー位置多項式の係数を第１出力として、シンドローム値
を第２出力として、予め決められた順序で順に発生する
係数入力ブロック３０と、ここからの第１出力と第２出
力とを乗じることによって、乗算結果を順に発生するＧ
Ｆ乗算器３１と、複数のレジスタＲ０〜Ｒ３の中のいず
れか一つの内容を予め決められた順序で発生するレジス
タブロック３５と、ＧＦ乗算器３１からの乗算結果の各
々とレジスタの中のいずれか一つの内容とを加算して加
算結果を発生するＧＦ加算器３３と、第１出力、または
加算結果を選択的に発生するＭＵＸ３７とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、格納、伝送された
データに内存するエラーを訂正する装置に関し、特に、
リードソロモン符号（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ Ｃｏ
ｄｅ）により符号化されたデータ内に存在するエラーを
訂正するのに用いられる、エラー評価多項式の係数を決
定するエラー評価多項式係数計算装置に関する。
データに内存するエラーを訂正する装置に関し、特に、
リードソロモン符号（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ Ｃｏ
ｄｅ）により符号化されたデータ内に存在するエラーを
訂正するのに用いられる、エラー評価多項式の係数を決
定するエラー評価多項式係数計算装置に関する。
【０００２】
【従来の技術】データの伝送、格納または取り出しの過
程の際に発生する雑音は、対応する各過程においてエラ
ーをもたらすこととなる。従って、そのようなエラーを
正すために、伝送されるべきまたは格納されるべきデー
タを符号化するデータ符号化方法が多様に提案されてき
た。
程の際に発生する雑音は、対応する各過程においてエラ
ーをもたらすこととなる。従って、そのようなエラーを
正すために、伝送されるべきまたは格納されるべきデー
タを符号化するデータ符号化方法が多様に提案されてき
た。
【０００３】そのような符号化方法においては、１組の
チェックビットが１群のメッセージ即ち、情報ビットに
付加されて符号語を形成する。このチェックビットはエ
ンコーダにより定まるもので、エラーの検出及び訂正に
用いられる。ここで、エンコーダは基本的に、メッセー
ジビットからなるビットを２進メッセージ多項式の係数
として取り扱うと共に、メッセージ多項式ｉ（Ｘ）と符
号生成多項式ｇ（Ｘ）との間の乗算または除算を行って
チェックビットを求めることによって、符号語多項式ｃ
（Ｘ）を得る。符号生成多項式ｇ（Ｘ）は符号語に所望
の特性を付加して、符号語がエラー訂正２進群符号の特
定のクラスに属するようにする（例えば、エス．リン
（Ｓ．Ｌｉｎ）らの論文、「Ｅｒｒｏｒ Ｃｏｎｔｒｏ
ｌ Ｃｏｄｉｎｇ：Ｆｕｎｄａｍｅｎｔａｌｓ ａｎｄ
Ａｐｐｌｉｃａｔｉｏｎｓ」，Ｐｒｅｎｔｉｃｅ−Ｈ
ａｌｌ，１９８３年参照）。エラー訂正符号の１つとし
て、リードソロモン符号（以下、「ＲＳ符号」とも称す
る）を備えるＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−
Ｈｏｃｑｕｅｎｇｈｅｎ）符号クラスが周知にされてい
る。このＲＳ符号の数学的基礎は、例えば、エス．リン
らによる上記論文及びベーレカンプ（Ｂｅｒｌｅｋａｍ
ｐ）による論文「Ａｌｇｅｂｒａｉｃ Ｃｏｄｉｎｇ
Ｔｈｅｏｒｙ」，ＭｃＧｒａｗ−Ｈｉｌｌ，１９６８
年）に述べられており、更にベーレカンプに付与された
米国特許番号第４，１６２，４８０号明細書にも開示さ
れている。下記式（１）のように、ＲＳ符号生成多項式
ｇ（Ｘ）の根が、αに対して連続した２Ｔ個の乗数であ
るならば、Ｔ個のエラーが訂正され得る。
チェックビットが１群のメッセージ即ち、情報ビットに
付加されて符号語を形成する。このチェックビットはエ
ンコーダにより定まるもので、エラーの検出及び訂正に
用いられる。ここで、エンコーダは基本的に、メッセー
ジビットからなるビットを２進メッセージ多項式の係数
として取り扱うと共に、メッセージ多項式ｉ（Ｘ）と符
号生成多項式ｇ（Ｘ）との間の乗算または除算を行って
チェックビットを求めることによって、符号語多項式ｃ
（Ｘ）を得る。符号生成多項式ｇ（Ｘ）は符号語に所望
の特性を付加して、符号語がエラー訂正２進群符号の特
定のクラスに属するようにする（例えば、エス．リン
（Ｓ．Ｌｉｎ）らの論文、「Ｅｒｒｏｒ Ｃｏｎｔｒｏ
ｌ Ｃｏｄｉｎｇ：Ｆｕｎｄａｍｅｎｔａｌｓ ａｎｄ
Ａｐｐｌｉｃａｔｉｏｎｓ」，Ｐｒｅｎｔｉｃｅ−Ｈ
ａｌｌ，１９８３年参照）。エラー訂正符号の１つとし
て、リードソロモン符号（以下、「ＲＳ符号」とも称す
る）を備えるＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−
Ｈｏｃｑｕｅｎｇｈｅｎ）符号クラスが周知にされてい
る。このＲＳ符号の数学的基礎は、例えば、エス．リン
らによる上記論文及びベーレカンプ（Ｂｅｒｌｅｋａｍ
ｐ）による論文「Ａｌｇｅｂｒａｉｃ Ｃｏｄｉｎｇ
Ｔｈｅｏｒｙ」，ＭｃＧｒａｗ−Ｈｉｌｌ，１９６８
年）に述べられており、更にベーレカンプに付与された
米国特許番号第４，１６２，４８０号明細書にも開示さ
れている。下記式（１）のように、ＲＳ符号生成多項式
ｇ（Ｘ）の根が、αに対して連続した２Ｔ個の乗数であ
るならば、Ｔ個のエラーが訂正され得る。
【０００４】
【数３】 ここで、αは有限フィールドＧＦ（２m ）における基本
要素であり、Ｔは予め定められた正の整数である。
要素であり、Ｔは予め定められた正の整数である。
【０００５】伝送符号語を受け取るかまたは格納符号語
を取り出す際に、付随して或る雑音が符号語のエラーパ
ターンに変換され得る。ＲＳ符号から発生したエラーパ
ターンを取り扱うためには、普通、４段階の過程が行わ
れる。エラー訂正過程を説明するために、１つのＲＳ符
号がＮ個のＭビットシンボルを有する符号語からなるこ
とと仮定する。ここで、Ｋ個のシンボルは情報シンボル
を、（Ｎ−Ｋ）個のシンボルはチェックシンボルを各々
表す。この場合、符号語の多項式ｃ（Ｘ）は（Ｎ−１）
次多項式であり、２Ｔは（Ｎ−Ｋ）と等しい。まず、第
１段階においては、シンドロームＳ0 ，Ｓ1 、... ，Ｓ
2T-1が受信符号語を表す（Ｎ−１）次の受信符号語の多
項式ｒ（Ｘ）を用いて求められる。
を取り出す際に、付随して或る雑音が符号語のエラーパ
ターンに変換され得る。ＲＳ符号から発生したエラーパ
ターンを取り扱うためには、普通、４段階の過程が行わ
れる。エラー訂正過程を説明するために、１つのＲＳ符
号がＮ個のＭビットシンボルを有する符号語からなるこ
とと仮定する。ここで、Ｋ個のシンボルは情報シンボル
を、（Ｎ−Ｋ）個のシンボルはチェックシンボルを各々
表す。この場合、符号語の多項式ｃ（Ｘ）は（Ｎ−１）
次多項式であり、２Ｔは（Ｎ−Ｋ）と等しい。まず、第
１段階においては、シンドロームＳ0 ，Ｓ1 、... ，Ｓ
2T-1が受信符号語を表す（Ｎ−１）次の受信符号語の多
項式ｒ（Ｘ）を用いて求められる。
【０００６】この受信符号語多項式ｒ（Ｘ）は、ｒN-1
ＸN-1 ＋ｒN-2 ＸN-2 ＋... ＋ｒ1Ｘ1 ＋ｒ0 として表
現され、ｒj は符号語の（Ｎ−ｊ）番目のシンボルを表
す。第２段階においては、上記のシンドロームを用いて
エラー位置多項式σ（Ｘ）の係数が求められる。第３段
階においては、エラー位置多項式σ（Ｘ）の根を求める
もので、該当根は受信符号語におけるエラーの位置を表
す。詳述すれば、基本要素の乗数α-jをエラー位置多項
式σ（Ｘ）での変数Ｘに代入すると、該式は０になる
（即ち、α-jがエラー位置多項式σ（Ｘ）の根とな
る）。これは、ｒj （即ち、符号語の（Ｎ−ｊ）番目の
シンボル）にエラーが発生したことを意味する。
ＸN-1 ＋ｒN-2 ＸN-2 ＋... ＋ｒ1Ｘ1 ＋ｒ0 として表
現され、ｒj は符号語の（Ｎ−ｊ）番目のシンボルを表
す。第２段階においては、上記のシンドロームを用いて
エラー位置多項式σ（Ｘ）の係数が求められる。第３段
階においては、エラー位置多項式σ（Ｘ）の根を求める
もので、該当根は受信符号語におけるエラーの位置を表
す。詳述すれば、基本要素の乗数α-jをエラー位置多項
式σ（Ｘ）での変数Ｘに代入すると、該式は０になる
（即ち、α-jがエラー位置多項式σ（Ｘ）の根とな
る）。これは、ｒj （即ち、符号語の（Ｎ−ｊ）番目の
シンボル）にエラーが発生したことを意味する。
【０００７】最後に、第４段階においては、エラー値が
エラー位置及びシンドロームを用いて計算される。シン
ドローム及びエラー位置多項式の係数に対する数学的表
現は、前述したベーレカンプ氏に付与された米国特許出
願第４，１６２，４８０号明細書に述べられている。
エラー位置及びシンドロームを用いて計算される。シン
ドローム及びエラー位置多項式の係数に対する数学的表
現は、前述したベーレカンプ氏に付与された米国特許出
願第４，１６２，４８０号明細書に述べられている。
【０００８】第４番段階の詳細は、以下のようである。
まず、エラー評価多項式Ω（ｘ）が下記式のように求め
られる。
まず、エラー評価多項式Ω（ｘ）が下記式のように求め
られる。
【数４】 Ω（Ｘ）＝σ（Ｘ）ｓ（Ｘ） 式（２） ここで、Ｓ（ｘ）はシンドロームをその係数として取る
シンドローム多項式を表す。エラー評価多項式Ω（Ｘ）
を求めた後、エラー値ｅj は次式のように計算され得
る。
シンドローム多項式を表す。エラー評価多項式Ω（Ｘ）
を求めた後、エラー値ｅj は次式のように計算され得
る。
【０００９】
【数５】 ここで、σ′（Ｘ）はエラー位置多項式σ（Ｘ）の１次
導関数であり、α-jは第３段階にて求めたエラー位置多
項式σ（Ｘ）の根であり、そして、エラー値ｅ j は第３
段階にて求められたエラーの位置を表す（Ｎ−ｊ）番目
のシンボルに対応する。エラー値を求めた後、該当エラ
ー値を対応するシンボルに加えることによって、元の符
号語が復元され得る。上記式（２）を整理して書き直す
と、次の通りである。
導関数であり、α-jは第３段階にて求めたエラー位置多
項式σ（Ｘ）の根であり、そして、エラー値ｅ j は第３
段階にて求められたエラーの位置を表す（Ｎ−ｊ）番目
のシンボルに対応する。エラー値を求めた後、該当エラ
ー値を対応するシンボルに加えることによって、元の符
号語が復元され得る。上記式（２）を整理して書き直す
と、次の通りである。
【００１０】
【数６】
【００１１】図１を参照すれば、Ｔ＝４の場合、エラー
評価多項式の係数を上記式（４）を用いて求める、従来
のエラー評価多項式係数計算装置１の概略的なブロック
図が示されている。
評価多項式の係数を上記式（４）を用いて求める、従来
のエラー評価多項式係数計算装置１の概略的なブロック
図が示されている。
【００１２】このエラー評価多項式係数計算装置１は、
各々がシンドロームレジスタ（ＳＲｉ）、係数レジスタ
（ＣＲｉ）、ガロアフィールド（Ｇａｌｏｉｓ ｆｉｅ
ｌｄ；ＧＦ）乗算器及びガロアフィールド加算器を有す
る５個のエラー評価多項式計算セル２１〜２５から構成
されている。シンドロームレジスタＳＲ１〜ＳＲ５は、
その中に格納されたシンドローム値が右方にシフトされ
るように直列接続されている。各々の乗算器４１〜４５
に対しては、エラー位置多項式σi の係数が順に供給さ
れる。
各々がシンドロームレジスタ（ＳＲｉ）、係数レジスタ
（ＣＲｉ）、ガロアフィールド（Ｇａｌｏｉｓ ｆｉｅ
ｌｄ；ＧＦ）乗算器及びガロアフィールド加算器を有す
る５個のエラー評価多項式計算セル２１〜２５から構成
されている。シンドロームレジスタＳＲ１〜ＳＲ５は、
その中に格納されたシンドローム値が右方にシフトされ
るように直列接続されている。各々の乗算器４１〜４５
に対しては、エラー位置多項式σi の係数が順に供給さ
れる。
【００１３】エラー評価多項式を計算する前に、シンド
ロームレジスタＳＲ１〜ＳＲ５はシンドローム値Ｓ0 〜
Ｓ4 にて各々初期化され、係数レジスタＣＲ１〜ＣＲ５
はゼロにて初期化される。
ロームレジスタＳＲ１〜ＳＲ５はシンドローム値Ｓ0 〜
Ｓ4 にて各々初期化され、係数レジスタＣＲ１〜ＣＲ５
はゼロにて初期化される。
【００１４】初期化の後、第１段階としてのエラー評価
多項式計算過程は次のようである。即ち、値１を有する
σ0 が各乗算器に供給されて、各シンドロームレジスタ
ＳＲ１〜ＳＲ５からのシンドローム値Ｓ0 〜Ｓ4 と各々
乗算される。その後、各乗算器４ｉからの乗算結果Ｓ
i-1 （ｉは、１から５）は各々の加算器６ｉに送られ
る。加算器６ｉにおいては、乗算器４ｉからの乗算結果
と係数レジスタＣＲｉの内容（即ち、０）とが加算され
て、その結果Ｓi-1 が再度係数レジスタＣＲｉに供給さ
れる。
多項式計算過程は次のようである。即ち、値１を有する
σ0 が各乗算器に供給されて、各シンドロームレジスタ
ＳＲ１〜ＳＲ５からのシンドローム値Ｓ0 〜Ｓ4 と各々
乗算される。その後、各乗算器４ｉからの乗算結果Ｓ
i-1 （ｉは、１から５）は各々の加算器６ｉに送られ
る。加算器６ｉにおいては、乗算器４ｉからの乗算結果
と係数レジスタＣＲｉの内容（即ち、０）とが加算され
て、その結果Ｓi-1 が再度係数レジスタＣＲｉに供給さ
れる。
【００１５】第２段階としてのエラー評価多項式計算過
程に於いては、各シンドロームレジスタに格納された各
シンドローム値が右側にシフトされて、ＳＲ５に格納さ
れたＳ4 は外側にシフトされ、ゼロがＳＲ１に入力され
る。しかる後、σ1 が各乗算器４ｉに供給されて、各シ
ンドロームレジスタＳＲ１〜ＳＲ５からのシンドローム
値０、Ｓ0 、Ｓ1 、Ｓ2 及びＳ3 と各々乗算される。そ
の後、各乗算器４ｉからの乗算結果（即ち、０、σ1 Ｓ
0 、σ1 Ｓ1 、σ1 Ｓ2 及びσ1 Ｓ3 ）は各々の加算器
６ｉに送られる。加算器６ｉにおいては、乗算器４ｉか
らの乗算結果と対応する係数レジスタＣＲｉの内容とが
加算されて、その結果のＳ0 、Ｓ1 ＋σ 1 Ｓ0 、Ｓ2 ＋
σ1 Ｓ1 、Ｓ3 ＋σ1 Ｓ2 及びＳ4 ＋σ1 Ｓ3 が再度係
数レジスタＣＲｉに供給される。 同様な方式にて、シ
ンドロームレジスタＳＲｉ及び係数レジスタＣＲｉの内
容は次表［１］、［２］に示したように更新される。各
表中、第１カラムは段階の数を表し、各段階は１システ
ムクロックサイクルに対応する。ここで、Ｓ0 は１であ
るので、表中で「１」として置き換えられていることに
注目されたい。
程に於いては、各シンドロームレジスタに格納された各
シンドローム値が右側にシフトされて、ＳＲ５に格納さ
れたＳ4 は外側にシフトされ、ゼロがＳＲ１に入力され
る。しかる後、σ1 が各乗算器４ｉに供給されて、各シ
ンドロームレジスタＳＲ１〜ＳＲ５からのシンドローム
値０、Ｓ0 、Ｓ1 、Ｓ2 及びＳ3 と各々乗算される。そ
の後、各乗算器４ｉからの乗算結果（即ち、０、σ1 Ｓ
0 、σ1 Ｓ1 、σ1 Ｓ2 及びσ1 Ｓ3 ）は各々の加算器
６ｉに送られる。加算器６ｉにおいては、乗算器４ｉか
らの乗算結果と対応する係数レジスタＣＲｉの内容とが
加算されて、その結果のＳ0 、Ｓ1 ＋σ 1 Ｓ0 、Ｓ2 ＋
σ1 Ｓ1 、Ｓ3 ＋σ1 Ｓ2 及びＳ4 ＋σ1 Ｓ3 が再度係
数レジスタＣＲｉに供給される。 同様な方式にて、シ
ンドロームレジスタＳＲｉ及び係数レジスタＣＲｉの内
容は次表［１］、［２］に示したように更新される。各
表中、第１カラムは段階の数を表し、各段階は１システ
ムクロックサイクルに対応する。ここで、Ｓ0 は１であ
るので、表中で「１」として置き換えられていることに
注目されたい。
【００１６】
【表１】
【００１７】
【表２】
【００１８】前述した従来のエラー評価多項式係数計算
装置１に於いては、Ｔ次のエラー評価多項式を得るには
（Ｔ＋１）個のエラー評価多項式計算セルを要する。従
って、エラー評価多項式計算装置１は（Ｔ＋１）個のガ
ロアフィールド加算器及び（Ｔ＋１）個のガロアフィー
ルド乗算器を必要とするので、装置の構造が複雑となる
ことによって、ＶＬＳＩ技術を通じてそれを具現するの
が困難になる。
装置１に於いては、Ｔ次のエラー評価多項式を得るには
（Ｔ＋１）個のエラー評価多項式計算セルを要する。従
って、エラー評価多項式計算装置１は（Ｔ＋１）個のガ
ロアフィールド加算器及び（Ｔ＋１）個のガロアフィー
ルド乗算器を必要とするので、装置の構造が複雑となる
ことによって、ＶＬＳＩ技術を通じてそれを具現するの
が困難になる。
【００１９】
【発明が解決しようとする課題】従って、本発明の主な
目的は、組み込まれるべきＧＦ乗算器及びＧＦ加算器の
個数をより一層減らして製造コストを節減し、且つより
単純化された装置を具現し得るエラー評価多項式計算装
置を提供することにある。
目的は、組み込まれるべきＧＦ乗算器及びＧＦ加算器の
個数をより一層減らして製造コストを節減し、且つより
単純化された装置を具現し得るエラー評価多項式計算装
置を提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の好適実施例によれば、リードソロモン復号
化器で用いられ、Ｓi がｉ番目のシンドローム値で、σ
i がエラー位置多項式のｉ番目の係数で、ｉが１〜Ｔの
範囲にあり、Ｔが予め決められた数である時、下記式に
より、
に、本発明の好適実施例によれば、リードソロモン復号
化器で用いられ、Ｓi がｉ番目のシンドローム値で、σ
i がエラー位置多項式のｉ番目の係数で、ｉが１〜Ｔの
範囲にあり、Ｔが予め決められた数である時、下記式に
より、
【数７】 エラー評価多項式Ω（Ｘ）の係数を計算するエラー評価
多項式係数計算装置であって、前記エラー位置多項式の
係数を第１出力として、前記シンドローム値を第２出力
として、予め決められた順序で順に発生する入力手段
と、前記入力手段からの前記第１出力と前記第２出力と
を乗じることによって、乗算結果を順に発生する乗算手
段と、Ｔ個のメモリ手段と、前記Ｔ個のメモリ手段の中
のいずれか一つの内容を予め決められた順序で発生する
出力手段と、前記乗算手段からの乗算結果の各々と前記
出力手段からの前記Ｔ個のメモリ手段の中のいずれか一
つの内容とを加算することによって、加算結果を発生す
る加算手段と、前記第１出力、または前記加算結果を選
択的に発生する第１選択手段と、前記第１選択手段から
の前記第１出力、または前記加算結果を前記Ｔ個のメモ
リ手段の中のいずれか一つに送り出して、その中に格納
されるようにする第２選択手段とを含むことを特徴とす
る。
多項式係数計算装置であって、前記エラー位置多項式の
係数を第１出力として、前記シンドローム値を第２出力
として、予め決められた順序で順に発生する入力手段
と、前記入力手段からの前記第１出力と前記第２出力と
を乗じることによって、乗算結果を順に発生する乗算手
段と、Ｔ個のメモリ手段と、前記Ｔ個のメモリ手段の中
のいずれか一つの内容を予め決められた順序で発生する
出力手段と、前記乗算手段からの乗算結果の各々と前記
出力手段からの前記Ｔ個のメモリ手段の中のいずれか一
つの内容とを加算することによって、加算結果を発生す
る加算手段と、前記第１出力、または前記加算結果を選
択的に発生する第１選択手段と、前記第１選択手段から
の前記第１出力、または前記加算結果を前記Ｔ個のメモ
リ手段の中のいずれか一つに送り出して、その中に格納
されるようにする第２選択手段とを含むことを特徴とす
る。
【００２１】
【発明の実施の形態】以下、本発明の好適な実施例につ
いて、図面を参照しながら詳細に説明する。図２を参照
すると、本発明のエラー評価多項式計算装置２のブロッ
ク図が示されている。従来の装置１とは異なり、本発明
のエラー評価多項式計算装置２はＴ個の係数を同時に決
定することができ、（Ｔ＋１）個の計算セルが不要であ
る。図２及び図３に示した実施例に於いて、説明の便宜
上、Ｔ＝４と設定する。エラー評価多項式係数計算装置
２は、図１に示したＧＦ乗算器４１〜４５及びＧＦ加算
器６１〜６５に各々対応するＧＦ乗算器１１及びＧＦ加
算器１３を備える。また、このエラー評価多項式係数計
算装置２は、図１に示した係数レジスタＣＲ１〜ＣＲ５
に対応するレジスタブロック１５と、シンドロームの係
数及びエラー位置多項式の係数を予め決められた順序で
ＧＦ乗算器１１へ供給する係数入力ブロック１０と、選
択信号ＳＥＬ１に応じて、係数入力ブロック１０から供
給されたエラー位置多項式の係数またはＧＦ加算器１３
からの出力をレジスタブロック１５のディマルチプレク
サ（ＤＥＭＵＸ）１５ｂへ選択的に供給するマルチプレ
クサ（ＭＵＸ）１７とから構成されている。ＳＥＬ１
は、ＭＵＸ１７が係数入力ブロック１０の出力を０番目
段階の間入力ポート１によって選択し、０番目段階を除
いてはＧＦ加算器１３の出力を入力ポート０によって選
択するように制御するに用いられる。レジスタブロック
１５は、パラレルに接続された４個のレジスタＲ０〜Ｒ
３と、各レジスタからの出力及び各レジスタへの入力
を、各々制御するＭＵＸ１５ａ及びディマルチプレクサ
（ＤＥＭＵＸ）１５ｂとを備える。レジスタＲ０〜Ｒ３
としては、エッジトリガ型Ｄフリップフロップが用いら
れ得る。従来の装置１とは異なり、本発明のエラー評価
多項式計算装置２ではエラー評価多項式の第１〜第４係
数Ω1 〜Ω4 のみが計算される。ここで、各係数は各係
数に対する計算動作の終了後に、各レジスタＲ０〜Ｒ３
から供給される。０番目の係数Ω0 は、その値が１とし
て設定されているので、エラー評価多項式計算装置２で
は計算されない。
いて、図面を参照しながら詳細に説明する。図２を参照
すると、本発明のエラー評価多項式計算装置２のブロッ
ク図が示されている。従来の装置１とは異なり、本発明
のエラー評価多項式計算装置２はＴ個の係数を同時に決
定することができ、（Ｔ＋１）個の計算セルが不要であ
る。図２及び図３に示した実施例に於いて、説明の便宜
上、Ｔ＝４と設定する。エラー評価多項式係数計算装置
２は、図１に示したＧＦ乗算器４１〜４５及びＧＦ加算
器６１〜６５に各々対応するＧＦ乗算器１１及びＧＦ加
算器１３を備える。また、このエラー評価多項式係数計
算装置２は、図１に示した係数レジスタＣＲ１〜ＣＲ５
に対応するレジスタブロック１５と、シンドロームの係
数及びエラー位置多項式の係数を予め決められた順序で
ＧＦ乗算器１１へ供給する係数入力ブロック１０と、選
択信号ＳＥＬ１に応じて、係数入力ブロック１０から供
給されたエラー位置多項式の係数またはＧＦ加算器１３
からの出力をレジスタブロック１５のディマルチプレク
サ（ＤＥＭＵＸ）１５ｂへ選択的に供給するマルチプレ
クサ（ＭＵＸ）１７とから構成されている。ＳＥＬ１
は、ＭＵＸ１７が係数入力ブロック１０の出力を０番目
段階の間入力ポート１によって選択し、０番目段階を除
いてはＧＦ加算器１３の出力を入力ポート０によって選
択するように制御するに用いられる。レジスタブロック
１５は、パラレルに接続された４個のレジスタＲ０〜Ｒ
３と、各レジスタからの出力及び各レジスタへの入力
を、各々制御するＭＵＸ１５ａ及びディマルチプレクサ
（ＤＥＭＵＸ）１５ｂとを備える。レジスタＲ０〜Ｒ３
としては、エッジトリガ型Ｄフリップフロップが用いら
れ得る。従来の装置１とは異なり、本発明のエラー評価
多項式計算装置２ではエラー評価多項式の第１〜第４係
数Ω1 〜Ω4 のみが計算される。ここで、各係数は各係
数に対する計算動作の終了後に、各レジスタＲ０〜Ｒ３
から供給される。０番目の係数Ω0 は、その値が１とし
て設定されているので、エラー評価多項式計算装置２で
は計算されない。
【００２２】図２示した本発明のエラー評価多項式計算
装置２の動作について、以下詳しく述べる。第１段階と
してのエラー評価多項式計算過程の間、各レジスタＲ０
〜Ｒ３はエラー位置多項式の係数σ1 〜σ4 にて各々初
期化される。このために、係数入力ブロック１０はその
第１出力として係数σi （即ち、σ1 〜σ4 ）をマルチ
プレクサ（ＭＵＸ）１７に順に供給し、マルチプレクサ
（ＭＵＸ）１７は受け取った係数を選択信号ＳＥＬ１に
応じて、ディマルチプレクサ（ＤＥＭＵＸ）１５ｂに供
給する。マルチプレクサ（ＭＵＸ）１７はハイレベルの
選択信号ＳＥＬ１に合わせて、係数入力ブロック１０か
らのエラー位置多項式σｉの係数を選択し、選択信号Ｓ
ＥＬ１がローレベルの信号である場合は、ＧＦ加算器１
３からの出力を選択することによって、選択した入力値
をディマルチプレクサ（ＤＥＭＵＸ）１５ｂに順に供給
する。ＳＥＬ２は、各ビットブロックサイクル間の４個
のレジスタの間のいずれか一つを表す。ディマルチプレ
クサ（ＤＥＭＵＸ）１５ｂは選択信号ＳＥＬ２に応じ
て、取り込んだ各係数を対応するレジスタに供給する。
詳述すると、ディマルチプレクサ（ＤＥＭＵＸ）１５ｂ
は係数σ1 をレジスタＲ０に、σ2 をレジスタＲ１に、
係数σ3 をレジスタＲ２に、σ4 をレジスタＲ３に送り
出してその中に格納されるようにする。このディマルチ
プレクサ（ＤＥＭＵＸ）１５ｂは各係数がシステムクロ
ック信号（図２中、ＣＬＫ）の立ち上がりエッジにて対
応するレジスタにクロックされるように、各係数を各レ
ジスタに送り出し得る。各レジスタがエラー位置多項式
の係数にて初期化される間、係数入力ブロック１０から
の第２出力（即ち、Ｓj ）は「ドント ケア（ｄｏｎ´
ｔ ｃａｒｅ）」状態になる。これは、第２出力（即
ち、Ｓj ）は初期化過程に影響を及ぼさないということ
を意味する。各レジスタは係数σ1 〜σ4 にて各々初期
化された後、係数入力ブロック１０は第１出力σi とし
てσ0 （即ち、１）を、第２出力Ｓj としてＳ1 をＧＦ
乗算器１１に供給する。その後、ＧＦ乗算器１１は二つ
の入力値を乗じて、乗算結果σ0 Ｓ1 （即ち、Ｓ1 ）を
ＧＦ加算器１３に供給する。同時に、レジスタＲ０の内
容、σ1 は選択信号ＳＥＬ３に応じて、ＭＵＸ１５ａか
らＧＦ加算器１３に供給される。 ＳＥＬ３は、ＭＵＸ
１５ａが時間的にΩi を発生するように制御する信号で
ある。ＧＦ加算器１３はＳ1 と係数σ1 とを加算して、
その結果Ｓ1 ＋σ1 をマルチプレクサ（ＭＵＸ）１７の
入力ポート０に供給する。この場合、マルチプレクサ
（ＭＵＸ）１７は加算結果を選択すると共に、選択信号
ＳＥＬ１に応じて、選択値をディマルチプレクサ（ＤＥ
ＭＵＸ）１５ｂに供給する。ディマルチプレクサ（ＤＥ
ＭＵＸ）１５ｂは選択信号ＳＥＬ２に応じて、Ｓ1 ＋σ
1 をレジスタＲ０に再度送り出してその中に格納される
ようにする。
装置２の動作について、以下詳しく述べる。第１段階と
してのエラー評価多項式計算過程の間、各レジスタＲ０
〜Ｒ３はエラー位置多項式の係数σ1 〜σ4 にて各々初
期化される。このために、係数入力ブロック１０はその
第１出力として係数σi （即ち、σ1 〜σ4 ）をマルチ
プレクサ（ＭＵＸ）１７に順に供給し、マルチプレクサ
（ＭＵＸ）１７は受け取った係数を選択信号ＳＥＬ１に
応じて、ディマルチプレクサ（ＤＥＭＵＸ）１５ｂに供
給する。マルチプレクサ（ＭＵＸ）１７はハイレベルの
選択信号ＳＥＬ１に合わせて、係数入力ブロック１０か
らのエラー位置多項式σｉの係数を選択し、選択信号Ｓ
ＥＬ１がローレベルの信号である場合は、ＧＦ加算器１
３からの出力を選択することによって、選択した入力値
をディマルチプレクサ（ＤＥＭＵＸ）１５ｂに順に供給
する。ＳＥＬ２は、各ビットブロックサイクル間の４個
のレジスタの間のいずれか一つを表す。ディマルチプレ
クサ（ＤＥＭＵＸ）１５ｂは選択信号ＳＥＬ２に応じ
て、取り込んだ各係数を対応するレジスタに供給する。
詳述すると、ディマルチプレクサ（ＤＥＭＵＸ）１５ｂ
は係数σ1 をレジスタＲ０に、σ2 をレジスタＲ１に、
係数σ3 をレジスタＲ２に、σ4 をレジスタＲ３に送り
出してその中に格納されるようにする。このディマルチ
プレクサ（ＤＥＭＵＸ）１５ｂは各係数がシステムクロ
ック信号（図２中、ＣＬＫ）の立ち上がりエッジにて対
応するレジスタにクロックされるように、各係数を各レ
ジスタに送り出し得る。各レジスタがエラー位置多項式
の係数にて初期化される間、係数入力ブロック１０から
の第２出力（即ち、Ｓj ）は「ドント ケア（ｄｏｎ´
ｔ ｃａｒｅ）」状態になる。これは、第２出力（即
ち、Ｓj ）は初期化過程に影響を及ぼさないということ
を意味する。各レジスタは係数σ1 〜σ4 にて各々初期
化された後、係数入力ブロック１０は第１出力σi とし
てσ0 （即ち、１）を、第２出力Ｓj としてＳ1 をＧＦ
乗算器１１に供給する。その後、ＧＦ乗算器１１は二つ
の入力値を乗じて、乗算結果σ0 Ｓ1 （即ち、Ｓ1 ）を
ＧＦ加算器１３に供給する。同時に、レジスタＲ０の内
容、σ1 は選択信号ＳＥＬ３に応じて、ＭＵＸ１５ａか
らＧＦ加算器１３に供給される。 ＳＥＬ３は、ＭＵＸ
１５ａが時間的にΩi を発生するように制御する信号で
ある。ＧＦ加算器１３はＳ1 と係数σ1 とを加算して、
その結果Ｓ1 ＋σ1 をマルチプレクサ（ＭＵＸ）１７の
入力ポート０に供給する。この場合、マルチプレクサ
（ＭＵＸ）１７は加算結果を選択すると共に、選択信号
ＳＥＬ１に応じて、選択値をディマルチプレクサ（ＤＥ
ＭＵＸ）１５ｂに供給する。ディマルチプレクサ（ＤＥ
ＭＵＸ）１５ｂは選択信号ＳＥＬ２に応じて、Ｓ1 ＋σ
1 をレジスタＲ０に再度送り出してその中に格納される
ようにする。
【００２３】同様な方法で、レジスタＲ１の内容が更新
される。詳述すると、係数入力ブロック１０はσ0 （即
ち、１）及びＳ2 をＧＦ乗算器１１に送り出して、その
中で乗算されるようにする。ＧＦ乗算器１１は乗算結果
Ｓ2 をＧＦ加算器１３に送る。このＧＦ加算器１３で
は、Ｓ2 がレジスタＲ０から選択信号ＳＥＬ３に応動し
てＭＵＸ１５ａを通じて取り込んだσ2 と加算されて、
その結果Ｓ2 ＋σ2 がマルチプレクサ（ＭＵＸ）１７を
介してディマルチプレクサ（ＤＥＭＵＸ）１５ｂに入力
される。その後、Ｓ2 ＋σ2 はレジスタＲ０にクロック
される。このような方法で、各レジスタの内容は下記
［表３］に与えられたように、順序に更新される。
される。詳述すると、係数入力ブロック１０はσ0 （即
ち、１）及びＳ2 をＧＦ乗算器１１に送り出して、その
中で乗算されるようにする。ＧＦ乗算器１１は乗算結果
Ｓ2 をＧＦ加算器１３に送る。このＧＦ加算器１３で
は、Ｓ2 がレジスタＲ０から選択信号ＳＥＬ３に応動し
てＭＵＸ１５ａを通じて取り込んだσ2 と加算されて、
その結果Ｓ2 ＋σ2 がマルチプレクサ（ＭＵＸ）１７を
介してディマルチプレクサ（ＤＥＭＵＸ）１５ｂに入力
される。その後、Ｓ2 ＋σ2 はレジスタＲ０にクロック
される。このような方法で、各レジスタの内容は下記
［表３］に与えられたように、順序に更新される。
【００２４】
【表３】
【００２５】上記［表３］において、第１カラムは係数
入力ブロック１０の第１出力σi を、第２カラムは係数
入力ブロック１０の第２出力Ｓj を、各々表し、また、
各ロウ（段）で第３〜６カラムの内容は、各レジスタが
各ロウで指定された係数入力ブロック１０の出力を用い
て更新された後の各レジスタの内容を各々表す。前述し
たように、４個のレジスタを更新するには４個のシステ
ムクロックサイクルを用いられ得る。［表３］におい
て、レジスタＲ０の内容がΩ1 であるので、さらに更新
される必要がないということが分かる。
入力ブロック１０の第１出力σi を、第２カラムは係数
入力ブロック１０の第２出力Ｓj を、各々表し、また、
各ロウ（段）で第３〜６カラムの内容は、各レジスタが
各ロウで指定された係数入力ブロック１０の出力を用い
て更新された後の各レジスタの内容を各々表す。前述し
たように、４個のレジスタを更新するには４個のシステ
ムクロックサイクルを用いられ得る。［表３］におい
て、レジスタＲ０の内容がΩ1 であるので、さらに更新
される必要がないということが分かる。
【００２６】従って、次の計算動作の間に、３個のレジ
スタＲ１〜Ｒ３が更新される。このために、係数入力ブ
ロック１０はσi としてσ1 と、順序にＳ1 、Ｓ2 及び
Ｓ3をＧＦ乗算器１１に供給する。ＧＦ乗算器１１は取
り込んだ３個の組の値（即ち、σ1 Ｓ1 、σ1 Ｓ2 、σ
1 Ｓ3 ）をＧＦ加算器１３に送り出す。このＧＦ加算器
１３では、σ1 Ｓ1 、σ1 Ｓ2 及びσ1 Ｓ3 が選択信号
ＳＥＬ３に応動してＭＵＸ１５ａを通じて取り込んだレ
ジスタＲ１〜Ｒ３からの内容と各々加算されて、その結
果がレジスタＲ１〜Ｒ３に再度入力される。このような
動作の終端では、レジスタＲ１の内容はΩ2 となり、レ
ジスタＲ１はさらに更新される必要がなくなる。その
後、同様な方法で、レジスタＲ２及びＲ３はσi として
のσ2 にてさらに更新され、順序にＳj としてのＳ1 及
びＳ2 が供給されることによって、最後に、レジスタＲ
３が下記［表４］に与えられたように、σi としてのσ
2 とＳj としてのＳ1 にて更新される。その結果、各レ
ジスタは計算動作の終りで、エラー評価多項式の対応係
数を発生することができる。即ち、Ω1 はレジスタＲ０
に、Ω2 はレジスタＲ１に、Ω3 はレジスタＲ２に、Ω
4 はレジスタＲ３に各々格納される。
スタＲ１〜Ｒ３が更新される。このために、係数入力ブ
ロック１０はσi としてσ1 と、順序にＳ1 、Ｓ2 及び
Ｓ3をＧＦ乗算器１１に供給する。ＧＦ乗算器１１は取
り込んだ３個の組の値（即ち、σ1 Ｓ1 、σ1 Ｓ2 、σ
1 Ｓ3 ）をＧＦ加算器１３に送り出す。このＧＦ加算器
１３では、σ1 Ｓ1 、σ1 Ｓ2 及びσ1 Ｓ3 が選択信号
ＳＥＬ３に応動してＭＵＸ１５ａを通じて取り込んだレ
ジスタＲ１〜Ｒ３からの内容と各々加算されて、その結
果がレジスタＲ１〜Ｒ３に再度入力される。このような
動作の終端では、レジスタＲ１の内容はΩ2 となり、レ
ジスタＲ１はさらに更新される必要がなくなる。その
後、同様な方法で、レジスタＲ２及びＲ３はσi として
のσ2 にてさらに更新され、順序にＳj としてのＳ1 及
びＳ2 が供給されることによって、最後に、レジスタＲ
３が下記［表４］に与えられたように、σi としてのσ
2 とＳj としてのＳ1 にて更新される。その結果、各レ
ジスタは計算動作の終りで、エラー評価多項式の対応係
数を発生することができる。即ち、Ω1 はレジスタＲ０
に、Ω2 はレジスタＲ１に、Ω3 はレジスタＲ２に、Ω
4 はレジスタＲ３に各々格納される。
【００２７】
【表４】
【００２８】エラー評価多項式の各係数が対応するレジ
スタに格納された後、各係数はリードソロモン復号化装
置（図示せず）の他の構成要素に用いるために順序に発
生される。かくして、本発明の好ましい実施例によるエ
ラー評価多項式計算装置２はエラー評価多項式の係数を
計算することができる。
スタに格納された後、各係数はリードソロモン復号化装
置（図示せず）の他の構成要素に用いるために順序に発
生される。かくして、本発明の好ましい実施例によるエ
ラー評価多項式計算装置２はエラー評価多項式の係数を
計算することができる。
【００２９】図３を参照すると、本発明の第２実施例に
よるエラー評価多項式計算装置３のブロック図が示され
ている。図３に示したエラー評価多項式計算装置３の構
造は、レジスタブロック３５が直列接続されている４個
のレジスタＲ０〜Ｒ３を有することを除いては、基本的
に図２に示したエラー評価多項式係数計算装置２の構造
と同じである。また、図３に示したエラー評価多項式計
算装置３はエラー評価多項式の第１〜第４係数、Ω1 〜
Ω4 、を発生する。
よるエラー評価多項式計算装置３のブロック図が示され
ている。図３に示したエラー評価多項式計算装置３の構
造は、レジスタブロック３５が直列接続されている４個
のレジスタＲ０〜Ｒ３を有することを除いては、基本的
に図２に示したエラー評価多項式係数計算装置２の構造
と同じである。また、図３に示したエラー評価多項式計
算装置３はエラー評価多項式の第１〜第４係数、Ω1 〜
Ω4 、を発生する。
【００３０】第１段階としてのエラー評価多項式計算過
程の間、各レジスタＲ０〜Ｒ３はエラー位置多項式の係
数σ4 〜σ1 にて各々初期化される。このために、係数
入力ブロック３０はその第１出力として係数σi （即
ち、σ1 〜σ4 ）をＭＵＸ３７に順に供給し、ＭＵＸ３
７は受け取った係数を選択信号ＳＥＬに応じて、レジス
タブロック３５のレジスタＲ０に供給する。ＳＥＬは、
ＭＵＸ３７が係数入力ブロック３０の出力を初期化段階
の間入力ポート１によって選択し、初期化段階を除いて
はＧＦ加算器３３の出力を入力ポート０によって選択す
るように制御するに用いられる。レジスタの内容は係数
σ4 〜σ1 が対応するレジスタＲ０〜Ｒ３に各々格納さ
れるように、右側にシフトされる。
程の間、各レジスタＲ０〜Ｒ３はエラー位置多項式の係
数σ4 〜σ1 にて各々初期化される。このために、係数
入力ブロック３０はその第１出力として係数σi （即
ち、σ1 〜σ4 ）をＭＵＸ３７に順に供給し、ＭＵＸ３
７は受け取った係数を選択信号ＳＥＬに応じて、レジス
タブロック３５のレジスタＲ０に供給する。ＳＥＬは、
ＭＵＸ３７が係数入力ブロック３０の出力を初期化段階
の間入力ポート１によって選択し、初期化段階を除いて
はＧＦ加算器３３の出力を入力ポート０によって選択す
るように制御するに用いられる。レジスタの内容は係数
σ4 〜σ1 が対応するレジスタＲ０〜Ｒ３に各々格納さ
れるように、右側にシフトされる。
【００３１】各レジスタが係数σ4 〜σ1 にて各々初期
化された後、係数入力ブロック３０は第１出力σi とし
てσ0 （即ち、１）と第２出力Ｓj としてＳ1 をＧＦ乗
算器３１に供給する。その後、ＧＦ乗算器３１は二つの
入力値を乗じて、乗算結果σ 0 Ｓ1 （即ち、Ｓ１）をＧ
Ｆ加算器３３に供給する。同時に、レジスタＲ０の内
容、σ1 、はＧＦ加算器３３に供給される。ＧＦ加算器
３３はＳ1 と係数σ1 とを加算して、その結果Ｓ1 ＋σ
1 をＭＵＸ３７の入力ポート０に供給する。この場合、
ＭＵＸ３７は選択信号ＳＥＬに応じて加算結果を選択す
ると共に、その選択値をレジスタＲ０に送り出してその
中に格納されるようにする。続けて、各レジスタの内容
は右側にシフトされる。その結果、各レジスタＲ０〜Ｒ
３の内容は各々Ｓ1 ＋σ1 、σ4 、σ3 及びσ2 とな
る。
化された後、係数入力ブロック３０は第１出力σi とし
てσ0 （即ち、１）と第２出力Ｓj としてＳ1 をＧＦ乗
算器３１に供給する。その後、ＧＦ乗算器３１は二つの
入力値を乗じて、乗算結果σ 0 Ｓ1 （即ち、Ｓ１）をＧ
Ｆ加算器３３に供給する。同時に、レジスタＲ０の内
容、σ1 、はＧＦ加算器３３に供給される。ＧＦ加算器
３３はＳ1 と係数σ1 とを加算して、その結果Ｓ1 ＋σ
1 をＭＵＸ３７の入力ポート０に供給する。この場合、
ＭＵＸ３７は選択信号ＳＥＬに応じて加算結果を選択す
ると共に、その選択値をレジスタＲ０に送り出してその
中に格納されるようにする。続けて、各レジスタの内容
は右側にシフトされる。その結果、各レジスタＲ０〜Ｒ
３の内容は各々Ｓ1 ＋σ1 、σ4 、σ3 及びσ2 とな
る。
【００３２】その後、係数入力ブロック３０はσ0 （即
ち、１）及びＳ2 をＧＦ乗算器３１に供給してその中で
乗算されるようにする。ＧＦ乗算器３１はＳ2 をＧＦ加
算器３３に送り出す。このＧＦ加算器３３では、Ｓ2 が
レジスタＲ３からのσ2 と加算されることによって、そ
の加算結果Ｓ2 ＋σ2 がレジスタＲ０に供給されてその
中に格納されるようにする。このような方法で、各レジ
スタの内容は下記［表５］に与えられたように、順序に
更新される。
ち、１）及びＳ2 をＧＦ乗算器３１に供給してその中で
乗算されるようにする。ＧＦ乗算器３１はＳ2 をＧＦ加
算器３３に送り出す。このＧＦ加算器３３では、Ｓ2 が
レジスタＲ３からのσ2 と加算されることによって、そ
の加算結果Ｓ2 ＋σ2 がレジスタＲ０に供給されてその
中に格納されるようにする。このような方法で、各レジ
スタの内容は下記［表５］に与えられたように、順序に
更新される。
【００３３】
【表５】
【００３４】上記［表５］において、第１カラムは係数
入力ブロック３０の第１出力σi を、第２カラムは係数
入力ブロック３０の第２出力Ｓj を各々表し、また、各
ロウで第３〜６カラムの内容は、各レジスタが各ロウで
指定された係数入力ブロック３０の出力を用いて更新さ
れた後の各レジスタの内容を各々表す。
入力ブロック３０の第１出力σi を、第２カラムは係数
入力ブロック３０の第２出力Ｓj を各々表し、また、各
ロウで第３〜６カラムの内容は、各レジスタが各ロウで
指定された係数入力ブロック３０の出力を用いて更新さ
れた後の各レジスタの内容を各々表す。
【００３５】また、レジスタＲ０〜Ｒ３に対するアクセ
スは、循環型シフト方式でのみ可能であることに注目さ
れたい。従って、任意の次数にて各レジスタを更新する
ことができない。このために、係数入力ブロック３０は
［表５］に示したようにσi及びＳj を発生する。即
ち、あるレジスタが更新される必要がない場合、［表
５］の第２カラムに示したように、ゼロがレジスタの内
容に加算されるように、係数入力ブロック３０は０を発
生する。
スは、循環型シフト方式でのみ可能であることに注目さ
れたい。従って、任意の次数にて各レジスタを更新する
ことができない。このために、係数入力ブロック３０は
［表５］に示したようにσi及びＳj を発生する。即
ち、あるレジスタが更新される必要がない場合、［表
５］の第２カラムに示したように、ゼロがレジスタの内
容に加算されるように、係数入力ブロック３０は０を発
生する。
【００３６】［表５］に示したように、計算動作の終り
で、Ω1 はレジスタＲ３に、Ω2 はレジスタＲ２に、Ω
3 はレジスタＲ１に、Ω4 はレジスタＲ０に各々格納さ
れる。これらの各係数は、リードソロモン復号化装置
（図示せず）に組み込まれた他の構成要素に用いるため
に順序に発生される。
で、Ω1 はレジスタＲ３に、Ω2 はレジスタＲ２に、Ω
3 はレジスタＲ１に、Ω4 はレジスタＲ０に各々格納さ
れる。これらの各係数は、リードソロモン復号化装置
（図示せず）に組み込まれた他の構成要素に用いるため
に順序に発生される。
【００３７】本発明のエラー評価多項式計算装置の動作
を係数入力ブロック１０または３０の出力の特定シーケ
ンスに対して述べたが、その他のシーケンスがエラー評
価多項式の係数を計算するのに用いられ得る。
を係数入力ブロック１０または３０の出力の特定シーケ
ンスに対して述べたが、その他のシーケンスがエラー評
価多項式の係数を計算するのに用いられ得る。
【００３８】上記において、本発明の好適な実施例につ
いて説明したが、本発明の特許請求の範囲を逸脱するこ
となく、種々の変更を加え得ることは勿論である。
いて説明したが、本発明の特許請求の範囲を逸脱するこ
となく、種々の変更を加え得ることは勿論である。
【００３９】
【発明の効果】したがって、本発明によれば、組み込ま
れるべきＧＦ乗算器及びＧＦ加算器の個数をより一層減
らして製造コストを節減し、且つより単純化された装置
を具現化し得ることができる。
れるべきＧＦ乗算器及びＧＦ加算器の個数をより一層減
らして製造コストを節減し、且つより単純化された装置
を具現化し得ることができる。
【図１】従来のエラー評価多項式係数計算装置の概略的
なブロック図である。
なブロック図である。
【図２】本発明の第１実施例によるエラー評価多項式計
算装置の概略的なブロック図である。
算装置の概略的なブロック図である。
【図３】本発明の第２実施例によるエラー評価多項式計
算装置の概略的なブロック図である。
算装置の概略的なブロック図である。
２、３ エラー評価多項式計算装置 １０、３０ 係数入力ブロック １３、６１〜６５ 加算器 １５、３５ レジスタブロック １５ａ、１７、３７ ＭＵＸ １５ｂ ＤＭＵＸ ２１〜２５ エラー評価多項式計算セル ＣＲｉ 係数レジスタ ＳＲｉ シンドロームレジスタ
Claims (6)
- 【請求項１】 リードソロモン復号化器で用いられ、Ｓ
i がｉ番目のシンドローム値で、σi がエラー位置多項
式のｉ番目の係数で、ｉが１〜Ｔの範囲にあり、Ｔが予
め決められた数である時、下記式により、 【数１】 エラー評価多項式Ω（Ｘ）の係数を計算するエラー評価
多項式係数計算装置であって、 前記エラー位置多項式の係数を第１出力として、前記シ
ンドローム値を第２出力として、予め決められた順序で
順に発生する入力手段と、 前記入力手段からの前記第１出力と前記第２出力とを乗
じることによって、乗算結果を順に発生する乗算手段
と、 Ｔ個のメモリ手段と、 前記Ｔ個のメモリ手段の中のいずれか一つの内容を予め
決められた順序で発生する出力手段と、 前記乗算手段からの乗算結果の各々と前記出力手段から
の前記Ｔ個のメモリ手段の中のいずれか一つの内容とを
加算することによって、加算結果を発生する加算手段
と、 前記第１出力、または前記加算結果を選択的に発生する
第１選択手段と、 前記第１選択手段からの前記第１出力、または前記加算
結果を前記Ｔ個のメモリ手段の中のいずれか一つに送り
出して、その中に格納されるようにする第２選択手段と
を含むことを特徴とするエラー評価多項式係数計算装
置。 - 【請求項２】 前記Ｔ個のメモリ手段が、Ｄフリップフ
ロップからなることを特徴とする請求項１に記載のエラ
ー評価多項式係数計算装置。 - 【請求項３】 前記Ｔが４であり、前記入力手段が前記
エラー位置多項式の係数を（σ1 、σ2 、σ3 、σ4 、
σ0 、σ0 、σ0 、σ0 、σ1 、σ1 、σ1、σ2 、σ
2 、σ3 ）の順で発生し、Ｘが「ドント ケア（ｄｏｎ
´ｔ ｃａｒｅ）」状態を表す時、前記シンドローム値
を（Ｘ、Ｘ、Ｘ、Ｘ、Ｓ1 、Ｓ2 、Ｓ 3 、Ｓ4 、Ｓ1 、
Ｓ2 、Ｓ3 、Ｓ1 、Ｓ2 、Ｓ1 ）の順で発生する手段を
有することを特徴とする請求項１に記載のエラー評価多
項式係数計算装置。 - 【請求項４】 リードソロモン復号化器で用いられ、Ｓ
i がｉ番目のシンドローム値で、σi がエラー位置多項
式のｉ番目の係数で、ｉが１〜Ｔの範囲にあり、Ｔが予
め決められた数である時、下記式により、 【数２】 エラー評価多項式Ω（Ｘ）の係数を計算するエラー評価
多項式係数計算装置であって、 前記エラー位置多項式の係数を第１出力として、前記シ
ンドローム値を第２出力として、予め決められた順序で
順に発生する入力手段と、 前記入力手段からの前記第１出力と前記第２出力とを乗
じることによって、乗算結果を順に発生する乗算手段
と、 各々が直列接続された第１〜Ｔ番目のメモリ手段と、 前記乗算手段からの乗算結果の各々と前記Ｔ番目のメモ
リ手段の内容とを加算することによって、加算結果を発
生する加算手段と、 前記第１出力、または前記加算結果を選択的に前記第１
のメモリ手段に発生する選択手段とを含むことを特徴と
するエラー評価多項式係数計算装置。 - 【請求項５】 前記第１〜Ｔ番目のメモリ手段が、Ｄフ
リップフロップからなることを特徴とする請求項４に記
載のエラー評価多項式係数計算装置。 - 【請求項６】 前記Ｔが４であり、前記入力手段が前記
エラー位置多項式の係数を（σ1 、σ2 、σ3 、σ4 、
σ0 、σ0 、σ0 、σ0 、σ1 、σ1 、σ1、σ1 、σ
2 、σ2 、σ2 、σ2 、σ3 、σ3 、σ3 、σ3 ）の順
で発生し、Ｘが「ドント ケア（ｄｏｎ´ｔ ｃａｒ
ｅ）」状態を表す時、前記シンドローム値を（Ｘ、Ｘ、
Ｘ、Ｘ、Ｓ1 、Ｓ2 、Ｓ3 、Ｓ4 、０、Ｓ1 、Ｓ2 、Ｓ
3 、０、０、Ｓ1 、Ｓ2 、０、０、０、Ｓ1 ）の順で発
生する手段を有することを特徴とする請求項４に記載の
エラー評価多項式係数計算装置。
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