JPS6313446A - デ−タ誤り訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データ誤り訂正回路において、受信された高速直列デー
タを並列データに変換して各フレームの同じ位置のビッ
トが“オール１”でも“オール亭 ０゛でもないことをオール１・オール０検出部が検出し
た時、誤り訂正部より保持された直前の状態を出力して
低速データのフレーム単位での繰り返しの切れ目の情報
がなくても上記の並列データの誤り訂正を可能にしたも
のである。

〔産業上の利用分野〕

本発明は、ｍビットで１フレームを構成する低速データ
をそれぞれｎ回繰り返して高速伝送路で伝送するデータ
伝送方式に使用されるデータ誤り訂正回路に関するもの
である。

−ＩＩＱに、低速データを高速伝送路で伝送する方法と
して種々の方式があるが、その１つにｍビットでフレー
ム構成の低速データをそれぞれｎ回繰り返して高速伝送
路で伝送する伝送方式がある。

第４図は低速データを高速伝送路で伝送する際のフレー
ムフォーマット例を示す。図において、低速データは“
低速フレームクロック”の立上り（上向きの矢印で示す
）から次の立上りまでの間は同一フレームであるが、こ
の部分を“高速フレームクロック”と“低速フレームク
ロック”との速度比の回数だけ繰り返して伝送する。

例えば、８ビツト１フレームで速度比を５とすると第１
低速フレームを高速第１フレームから第５フレームまで
５回繰り返して伝送する。即ち、第４図に示す■、■、
■・・に示す様に、一つの低速フレームを第１高速フレ
ーム〜第５高速フレーム内に挿入する。

他の低速フレームもこれと同じく５つの高速フレーム−
第５高速フレーム内に挿入する。

この様な伝送方式を用いて低速データを伝送する際に、
伝送容量を低下させることなく高速ユニバーサルデータ
の状態で低速データの誤り訂正ができることが要望され
ている。

〔従来の技術〕

第４図に示したフレームフォーマットを用いて上記の伝
送方式で低速データを伝送する際、受信側では高速フレ
ームクロックと高速データとを受信するが、低速データ
クロック又は低速フレームクロックが送られてこないの
で同一低速フレームの繰り返し数及び繰り返しの区切り
のタイミングが判らず、ビットの状態が変化した時にこ
れが低速フレームの変化点（第４図の低速フレームクロ
ックの例えば立上り点）の為なのか、伝送路で生じた誤
りの為なのか判別できない。

そこで、上記の伝送方式では高速伝送路で発生した誤り
は訂正せずにそのまま出力していた。

〔発明が解決しようとする問題点〕

しかし、高速伝送路で誤りが発生した時にはその段階で
訂正して誤りのないデータを低速データ側に送出する為
には、上記の様に同一低速フレームの繰り返し数、即ち
、低速フレーム又はデータクロックの情報が必要となる
が、データ伝送に無関係な情報を送らなければならない
のでその分だけ伝送容量が低下する。

そこで、低速フレーム又はデータクロックの情報が無く
ても高速伝送路でのデータ（以下高速直列データと云う
）の状態で低速データの誤りの訂正ができる様にしなけ
ればならないと云う問題点がある。

上記の問題点は第１図に示す様に、受信された高速直列
データを並列データに変換する直列／並列変換部１と、
該直列／並列変換部の出力のうち。

高速フレームの同じ位置にあるビットが“オール１”又
は“オールＯ゛かを逐次検出するオール１・オール０検
出部２と、該オール１・オール０検出部よりオール１又
はオールＯの状態に対応する検出出力が出力された時は
該検出出力に対応する出力を、オール１でもオールＯで
もない状態に対応する検出出力が出力された時は保持さ
れた直前の状態を出力する誤り訂正部３と、誤り訂正部
の出力を直列に変換する並列／直列変換部４とから構成
された本発明のデータ誤り訂正回路により解決される。

〔作用〕

本発明はｍビットで１フレーム構成の低速データを前記
の伝送方式で伝送する場合に同−低速度を複数回の高速
フレームにわたって伝送するので、このデータの冗長性
を利用して連続的に高速フレーム中の同じ位置のビット
同士を比較し、その結果をフリップフロップ特性を持つ
誤り訂正部３に加えて誤りの訂正をする様にした。

即ち、高速直列データを直列／並列変換部１で並列デー
タに変換し、各フレームの同じ位置にあるビットが“オ
ール１″でも“オールＯ°でもない状態をオール１・オ
ールＯ検出部２が検出した時、誤り訂正部３より保持さ
れた直前の出力状態を送出して誤りの訂正をする様にし
た。

これにより、低速フレーム又はデータクロツタの情報が
なくても高速直列データの状態で低速データの誤りを訂
正することができる。

〔実施例〕

第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図を示す。尚、シフトレジスタ１１．１２．
１３は直列／並列変換部１、アンド回路３、シフトレジ
スタ４１は並列／直列変換部４の構成部分である。

以下、第４図での条件と同じ（８ビツト１フレームで速
度比５とし、第３図−■に示す様に低速データの５番目
（Ｄ、相当）の低速データの第１ビツトは０．第２ピン
トは１．第３ビツトは１であるが、高速伝送路で伝送中
に第３ビツトの一部に誤りが発生（図中の＊の部分）し
たとして、第３図を参照しながら第２図の動作を説明す
る。

先ず、第３図−■に示す高速直列データが直列／並列変
換部１に入力されるが、ここには１フレ一ム分のデータ
が貯えられるシフトレジスタ（以下ＳＲと省略する）１
１．１２．１３が′＃１続接続されているので、３フレ
一ム分の高速直列データが貯えられる。

次に、第３図−■に示す様にＳＲ１１，１２，１３から
低速データ第１フレームのうちのＤ５−１〜Ｄ５−３の
３ビット０．０．０が並列に取出されてアンド回路２１
と入力反転付きアンド回路２２に加えられ、ここから出
力された０、　１がＪＫ−フリップフロップで構成され
た誤り訂正部３に加えられ、ここがら出力Ｏが５Ｒ４１
の対応する部分に貯えられる（第３図−〇〜■参照）。

しかし、直列／並列変換部１には高速直列データが連続
して入力しているので、オール１・オールＯ検出部２で
第３図−■、■に示す様に入力された３ビツトを逐次検
出し、誤り訂正部（以下。

ＦＦと省略する）３から第３図−■に示す様に入力に対
応する出力を５Ｒ４１に送出する。

ここで、第３図−■の＊印の部分で１をＯに誤ったデー
タがオール１・オールＯ検出部２に加えられたとすると
、第３図−■のａ　”−ｅに示す様にこの検出部の出力
は誤ったビットを含まない時は１．０が、誤ったビット
を含む時は帆ＯがそれぞれＦＦ　３のＪ入力とに入力に
加えられる。前者の場合は１が、後者の場合はＦＦの特
性である保持された１ビツト前の端子Ｑの出力状態を出
力するので１が出力される。これを繰り返すと、＊印の
Ｏを含んだす、　ｃ、　ｄの部分のＦＦの出力は全て訂
正されて１が出力される。

この様に誤りのないデータはそのまま、誤りのあるデー
タは訂正されてそれぞれ５Ｒ４１に貯えられた後、ここ
で直列に変換されて外部に出力される。

即ち、低速フレーム又はデータクロックが送られなくて
も、ＪＫ−ＦＦの特性を利用して高速直列データ段で誤
り訂正を行うことが出来る。

以上は低速データの５番目（０％相当）について説明し
たが、全てのビットについて誤りの訂正を行う必要があ
るので、他のビットについてもオール１・オール０検出
部、誤り訂正部を設ける。

又、オール１・オールＯ検出部に入力するデータは３人
力で説明したが２人力以上であれば上記と同じ動作をし
て誤りを訂正するが、この時の直列／並列変換部１を構
成するＳＲの数は上記の入力数と一致させる。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、低速フレーム
又はデータクロックがなくても高速直列データの状態で
誤りの訂正ができると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図は低速データを高速伝送路で伝送する際のフレー
ムホーマット例を示す。 図において、 ｌは直列／並列変換部、 ２はオール１・オールＯ検出部、

Claims (1)

1. 【特許請求の範囲】 ｍビット（ｍは正の整数）で１フレーム構成の低速デー
   タをフレーム単位でそれぞれｎ回（ｎは正の整数）繰り
   返し高速伝送路で伝送するデータ伝送方式において、 受信された高速直列データを並列データに変換する直列
   ／並列変換部（１）と、 該直列／並列変換部の出力のうち、高速フレームの同じ
   位置にあるビットが“オール１”又は“オール０”かを
   逐次検出するオール１・オール０検出部（２）と、 該オール１・オール０検出部よりオール１又はオール０
   の状態に対応する検出出力が出力された時は該検出出力
   に対応する出力を、オール１でもオール０でもない状態
   に対応する検出出力が出力された時は保持された直前の
   状態を出力する誤り訂正部（３）と、該誤り訂正部の出
   力を直列に変換する並列／直列変換部（４）とから構成
   されたことを特徴とするデータ誤り訂正回路。