JPS62132433A - Ｃｒｃチェックビット計算装置およびそのプリセット方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

この発明は通例リンクにわたって直列データの伝送のエ
ラーを検出するＩζめの周期冗長コード計算回路の分野
にＩＩＩするものである。特に、この発明はブーツノの
面積を浪費しないための集積回路のＣＲＣ計痒１＆置の
ある改良にＩｌｌするものである。 コードおよびチェツ少ビットを用いるエラー検出Ｊｊよ
び修正は回路網上の装置またはディスクあるいは主要メ
モリのようなコンピュータシステム内の装置と中央処理
装置の間のデータ伝送の信頼性を改良するために長い問
用いられてきた。最も一般的な機構はバリアイチェック
である。この機構では、パリティチェックビットは情報
ピッ１−に加えられ、バイトの申の論理「１」であるビ
ットの合耐数を氏知の数に等しくさせる。しかしながら
この機構（、艮情報ビットの数が高くなると、必要どさ
れるチェックビットで冗長のレベルが過度にａｉｌｉく
なるといった周知の欠点を右する。 別の１一エツグ機構には、多項式または周期的コーディ
ングと呼ばれるしのが存在する。この機構はより高い効
率で、づなわもバリディチー

【ツク機構より少むい冗長
で行なわれるように設計され得る。これらの機構の高い
効率は設計者がぞれらをより頻繁に用いることを引き起
こづ゛。 周期＝］−ディング機構の一般の概念は、いくつかの精
神的な助ｔＪを用いると最ｔ）間中に１９ｊ解される。 ）くビットからなる直列フォーマット内のデータのビッ
トの流れを思いつく便利な方法は、それをに項を持った
ダミー変数Ｘの多１０式として思いつくことである。メ
ツセージのビットは多項式の係数である。こうして、も
し１００１００ＯＲＯＲがビットの流れのメツセージな
らば、多項式は以下のように１かれる： （１）　　Ｎ（Ｘ）＝１．Ｘ”−１−０，Ｘ’°＋０゜
Ｘ’−１−１，Ｘ’十〇、Ｘ’十〇、Ｘ’十〇、Ｘ’−
１１，Ｘ　　’　　　＋１．　　　Ｘ　　　’　　　−
ト　Ｏ、×　　２　１−１　、　　×　　１　−１１　
。 × よた番、艮 Ｎ（ｘ）＝Ｘ”＋Ｘ８．）Ｘ’−トＸ”＋Ｘ＋１メツＵ
−ジで周期＝１−ドチェックビット（これよりｍ　Ｇ　
ＲＣビット）を品１算するために、生成多項式（ｇｅｎ
ｅｒａ行ｎｇ　ｐｏｌｙｎａｍｉａｌ　）と呼ばれる別
の多項式Ｐ（×）が選択される。この多項式の程度、１
／ＪわＩ５その最し高い）旨Ｉ＋心覧よＯより大きいが
、Ｍ（×）の程度よりは少ない。生成器多項式（ＩＪＯ
ｎｃｒａｔｏｒ　ｐｏｌｙｌｌｏｌｌｌｉａｌ）　ｌよ
ｘｏ　　項に０でない係数を右する。所与の長さのメツ
ピーシでは、１つより多い生成多項式が特定されｑる。 いくつかの一般に受入れられた標準の生成多項式が存在
する。標準の３２ビット生成多項式は自動ディジタルネ
ットワーク（△ｕｊｏｄｉｎ）　Ｉ　Ｉおよびエサ−ネ
ット（Ｅ　’Ｌｔ＋ｃｒｎａＬ”’　）基準で規定され
る。この生成多項八番よ１９８４年６月１日の最新のＦ
ＤＤ　［媒体アクセス制御１（Ｍｅｄｉａ　　Δｃｃｃ
ｓｓ　Ｃｏｎｔｒｏｌ）　Ｘ　３Ｔ９．５／８３−１６
のためのアメリカ国家規格（Δｌ１ｌＯｒＩＣａｌｌ　
ＮａＬ！０ｎａｌ　５ｔａｎｄａｒｄ　）に提案された
一１￥案に見られる。この標準の生成器多項式は（２）
　　Ｐ（ｘ）＝ｘ”＋ｘ”＋ｘ”＋×２２４−ｘｌＧ、
１−×１２−１−Ｘ’　ｌ　＋Ｘｌ”　　＋Ｘｌｌ＋ｘ
　’　＋ｘ　’　−ｔ−ｘ　’　＋ｘ　’　＋ｘ　＋ｉ
’ｔｃある。 周期チェック１なわらＣＲＣビット計咋計算ツし−ジ多
項式を生成器多項式で除算し、商の多項式と残余の条項
式を発生ずることを含む。商の多項式は捨てられ、そし
て残余の多項式の係数がＣＲＣす【ツクビットとしてメ
ツセージ多Ｉｎ式に付加される。 組合わしたメツレージａ３よびチ、【ツクビットはそれ
から通信リンク−Ｌに伝達され、そして伝達の間に１ニ
ラ−が発生」ノたかどうかに依存してｒｉｌされたりま
たは修正されないでレシーバに到着ツる。 一般に、受取り装置Ｎはチ］〜ツクビットを含む受取ら
れた全メツレージをリンクの送信機端部でチェックビッ
トを発生するために用いられたのと同じ生成器多項式で
除算する。この除算の結果は、しし伝達の間にエラーが
起こらないならば残余が０の多項式である。残余がＯで
ない場合はエラーの存在を示す。 上で説明された３１眸を直列フォーマット入力データで
行なうために用いられる装置の型は第１図に示される。 第１図はＣＲＣチェックビット５１算器のブロック図で
あるａＣＲＣ検査合計レジスタ３０はｃ　ｒ＜　ｃチー
Ｌツクビットをストアする複数個のメ〔リセルからなる
。これらのメＬリセルの出力はシフトリンクのアレイ３
２の入力に結合され、これらのいくつかは第２図に最良
に見られる排他的ＯＲゲートである。 第２図は第１図のブロック図の詳細な回路図である。検
査合計レジスタ３０からの最上位出力ビットはメツセー
ジ多項式の入っでくる直列データの流れとともに入力ゲ
ート３４によって排他的にＯＲ処理され、そ１）てこの
機能を行なう排他的ＯＲゲート３４の出力はアレイの他
のり゛べての排他的ＯＲゲートの入力に結合される。排
他的ＯＲゲートでないアレイシフトリンクは＠　甲な導
体であっ【、これはＩＩに入来データを最上位ビット位
置のｈ−にり“なわちそれに向かって１ビット位品シフ
トＪるだけである。アレイのシフトリンクの出力はバス
３６によって検査合計レジスタ３０のデータ入力に戻フ
エ結合される。アレイ３２の排他的ＯＲゲートおよび肖
與通導体はそれらの出ツノが、検査台Ｊルジスタからの
各シフトリンクで入力ビット位置のビット位置に関連し
て次の最上位ビット１シ；αの検査合計レジスタの入力
に結合される。 ライン３８のビットクロック信号はメツセージ多項式の
生直列−フオーマット入力を入力ゲート３４へどり【】
ツク初年させ、そして検査合計レジスタがデータをパス
３６からそのメ［リセルにロードづ゛ることを引き起こ
す。メツセージの少入力データビットの°ジベてがクロ
ック動作された後、検査合計レジスタ３０の内容物はメ
ツセージビットがそのように処理されたＣＲＣチェック
ビットである。 ｔＪＳ３図はチェックビットの計１１′！！伝送される
合成のデータパケットのフォーマットを例示する。 セグメント４０はそれでＣＲＣビットが計算されたメツ
セージ多項式である。これらのメツセージ多項式ピッ１
へは、ビットがゲー１−３４の入力である度にぞれが同
時に伝送されるという点で、ＣＥ＜Ｃピッ１−の品Ｉｎ
と同時に伝送される。セグメント４２はセグメント４０
のづべ

【のビットが処理された後に検査合計レジスタ３
０にストアされるＣＲＣビットの補数である。セグメン
ト４２は補数のＣＲＣピッ１−からなり、その／ｊめＣ
ＲＣビットが組合わされたけグメント４０４３よび４２
の受取り端部Ｃ計算されるとき、残余はＯとなるであろ
う、、いくつかのプ【コトコールでは、検査合計レジス
タｔ、Ｌ　ＣＲＣ計埠が始まる曲にづべて論１！ｌ！　
ｒ　Ｉ　Ｊにブリしットされる。そのような場合、ＣＲ
Ｃチェックピッ［・がセグメント４０および４２からな
る組合わされたパケットで計誇されるとき、残余はすべ
てＯではないが、標準の残余の多項式を表わすであろう
。この残余の多項式はＣＲＣチェックビットが組合わさ
れたセグメント４０および４２でメツセージ多項式４０
のビットパターンに関係なく計ＩＩｌされるとぎ、常に
結果として生じるであろう。 Ｌグメント４０に続いて、セグメント４２のＣＲＣチェ
ックビット・はライン４７上の選択信号でマルブーブレ
クナ４４を切換えることによって送られ、直列データ入
力ライン４６の選択を解除し、そしてインバータ５０の
出力ライン４８を選択する。インバータ５００Å力は検
査合計レジスタの最上位ビット位置のメモリセルの出ツ
ノに結合される。インバータ５０は、チコニツクビット
がライン３８のビットクロック信号によって直列様式で
り０ツク動作されるとそれらを反転する。ＣＲＣチェッ
クビット４２が次に続くセグメント４０からなる合成の
パケットは直列出力ライン５２上に現われる。 主入力データを入力ゲート３４にクロック動作させるた
めのビットクロック４３号が得られない第１図のアーキ
テクチャでは問題が生じる。いくつかのシステムはバイ
ト指向で、そして単に各８ビツトで１バイトのりＤツク
信号を与えるだけである。そのようなシステムは１度に
主入力データの１バイトを受取りかつ同時に主入力デー
タバイトの各ビットの影−をｑ　＋、’！　１）てＣＲ
Ｃビットを計鋒することによって、ＣＲＣビットを計算
ツ°ることができなく【はならない。この並列のＣＲＣ
計鋒を達成するためのアーキテクチ１νが第４図に示さ
れる。 第４図では、シフトリンクのアレイは各行が主入力デー
タバイトのビットの１つを処理するために割当てられた
、シフトリンクの複数個の行からなる３、主入力データ
バイトは左の入力ゲートに結合されたビットＤＩないし
Ｄｏとして示される。 これらの入力データビットの各４番よ入力排他的ＯＲゲ
ート６６．６８．７０．７２．７４．７６．７８および
８０の１つの入力に結合される。これらの入力グー［・
の各々はその出力がその行の各排他的ＯＲゲートの入力
に結合され、そして次の行の最下位のビット位置のシフ
トリンクの入力に結合される。こうして、アレイ５６の
各行はその出力が次の行の入力に結合されることを除い
て、第１図のシフトリンクの行３２のような働きをする
。 第１の行はその入力が検査合計レジスタ３０の出ツノに
結合され、そしてそのａｍの行はその出力が検査合計レ
ジスタの入力に結合される。各行はその入力ゲートの１
つの入力がｌ１１ｉ１査合計レジスタのｍｂｌＩｉいオ
ーダバイトのビットの１つの出力に結合され、第１の行
はＩＦｉ　（３１％いオーダビットに結合ｄれ、そしく
第２の行は２番目の最上位ビットに接続され、以下すべ
ての行で同様である。各行の各シフトリンクはその入力
ビットを１ビツト位置検査合計レジスタの最上位ビット
υＬ回に向かってジットする。ぞれゆえ第４図のアーキ
テクチャ１度に生パノＪデータの８ビツトを処理するこ
とによってＣＲＣビットを計惇する。 もし第４図のアーキテクチャが集積されるなら、第１図
のアーキテクチャではなされ得ないチップ面積を節約し
、かつアーキテクチャがいくつかの機能を行なうことを
１可能にするいくつかの改良がなされ嵜る。たとえば、
ＣＲＣビットを第１図または第４図のアーキテクチｐの
並列フォーマットで検査合計レジスタ３０から得るため
には、導体が検査合計レジスタ３０の各出力に接続され
ることが必要である。３２ビット検査合８ルジスタでは
、これは出力バス導体によって非常に広いチップ面積が
浪費されてしまうことが必要となるであろう。もしＣｔ
＜　Ｃ出力の＠高位のオーダバイトのみが出力バスに接
続され、ＣＲＣデータの他のバイトが出力で最高位のオ
ーダバイトにシフトされさえすれば、有用であろう。こ
れは出力バスの導体の数を３２から８に切りつめ、それ
によってチップ面積を非常に節約する。 いくつかのシステムは、第１のデータパケットで第１の
組のＣＲＣビットを、そして第２のデータパケットで第
２の組のＣＲＣビットを第１のデータパケットに直ちに
引き続いて、または第１のデータパケットで計算された
Ｃ　Ｒｃ″Ｊ−：Ｅツクビットの伝送に直りに引き続い
て計算することが必要である。多くのＣＲＣ計算器では
ＣＲＣ計誇が始まる直曲にすべでの論理「１」に検査合
計レジスタの内￥ｆｆ１１７１をプリセットすることが
慣例である。 これは、論理［０１の良いストリングを有する入力デー
タストリングは検査合計レジスタの内容物に以前としτ
影響を及ぼし、そのためもし検査合計レジスタまたは検
査アレイに機能不全があるとその機能不全が直ちに検出
されるという点で、ＣＲＣ計算器の性能を改良する。も
し検査合計レジスタがすべて「１」にプリセットされな
かったなら、検査合計レジスタまたは検査アレイの欠陥
はそのような環境では検出されないかもしれない。 別々のＯＲＣチェックビットが２つの配向パケットで計
算されるべきとき、第１１３よび第２のパケットの間に
クロックサイクルはなく、その間検査合計レジスタはす
べて論理「１」をメモリセルに入力することよってプリ
セットされ得る。第１のパケットと第２のパケットの間
にスペアのクロツクリーイクルがない場合には第２のデ
ータパケットでＣＲＣ翳１算暑をプリセラ１−する方法
を提供することが有益Ｃあろう。 ヘッダビットを有するデータパケットを公式化すること
がコンビ１−夕の回路網で一般的であり、これは回路網
およびその回路網の特定のノードを規定し、それに対し
てヘッダピッ［・に付加されたデータメツセージがアド
レスされる。そのような状況では、２つの方法のいずれ
かでＣＲＣビットの計算をすることができることが望ま
しい。第１の方法は、ヘッダＣＲＣをヘッダビットで計
ｉすることであり、そしてそれからデータＣＲＣをデー
タメツセージで計算することである。第２の方法は、ヘ
ッダＣＲＣをヘッダビットで計算し、そ１）てそれから
データＣＲＣをヘッダビット、ヘッダＯＲＣチェックビ
ットおよびデータメツセージを含む全体のパケットで計
Ｉ１１ることである。これらの２つの方法のいずれかを
用いてＯＲＣチェックビットを計算できるＣＲＣ計怖器
を提供することが有益であろう。 回路網のづべてのノードが単一のケープルーによってリ
ング内に一緒に接続されるトークンリングコンピュータ
回路網環境では、第１のバイトが回路網のいかなるノー
ドによっても飛んでで変化できる成るＲ初のビットを有
する回路網に沿って送られるマルチバイトメツセージを
有することが一般的である。ｃＲｃｉｌ′ｅでエラーで
はない予期できない変化を受けるこれらの最初のビット
を含むことは所望されない。そのような変化は、もし伝
達と受取りノードの間のノードを通過する間にこれらの
ビットの１つで変化が発生し／Ｃなら、ＯＲＣチェック
ビットの中でエラーとして現われるであろう。１バイト
のクロックしか用いずにデータパケットでＣＲＣを計算
できて、そしてさらにＣＲＣｉｆ　ｉから第１のバイト
のメツセージの最初のビットのいかなる数す除外するこ
とができる、ＣＲ（、？ｌ算器を提供り°ることが有益
であろう。 この発明＄；ｔ、ＣＲＣ計弾の第１の計算ツクリーイク
ルの間、ＣＲＣ計棒計理論理リセットすることができる
プリセット機構の要求を満たす。ＣＲＣ計Ｗ器は検査合
計ビットとシフトリンクのアレイをストアする検査合計
レジスタからなる。検査合計レジスタのメモリセルのり
【１ツク入力は、検査合計レジスタの入力でデータのロ
ーディングを定期的に引き起こすバイトクロック信号に
結合される。検査合計レジスタの入力は、主入力データ
バイトの各ビットでシフトリンクの１行からなるシフト
リンクのアレイの最損の行の出力に結合される。検査合
計レジスタの出力は、プリセット論理を介してシフトリ
ンクの第１の行のデータ入力に結合される。各行は検査
合計レジスタの各ビットで１列ま／、−はシフトリンク
の位置を右する。シフトリンクのい（つかは１つの入力
が入力ゲートの出力に結合される排他的ＯＲゲートであ
る。各排他的ＯＲゲートのシフトリンクの他の入力は、
その特定のゲートの列で検査合計レジスタの出力ビット
に結合される。各行の入力ゲートは１つの入力が主入力
データの１つのピッｉ・に結合され、かつ１つの入力が
最上位バイトの検査合計レジスタの１つの出力に結合さ
れる。アレイの第１の行の入力ゲートは、１つの入力が
もしデータが行Ｔｆｉｊフォーマットぐの入力であった
なら最初に到達するであろう主入力データビットに結合
される。第１の行の入力ゲートの別の入力は、検査合計
レジスタの最上位ビット位置メ七すヒルの出りに結合さ
れる。第２の行の入力ゲー［・は１つの入力がもしデー
タが直列フォーマットで入力であったなら第２番［１に
ＩＭＪ　１１１９るであろう生入力データビットに結合
される。第２の行の入力ゲートの別のパノＪは、検査合
計レジスタの第２の最上位ビット位置のメモリセルの出
力に結合される。このパターンはアレイの各ｔ’Ｆ　”
Ｃ″繰返れる。各入力ゲートは、主入力データバイトの
１ビツトと検査合計レジスタにストアされたデータの最
上位バイトの１ビツトの間ぐ琲他的ＯＲ機能を果たり。 各１１他的ＯＲゲートのシフトリンクの出力は次の最上
位ビット位置の次の行のシフトリンクの入力に結合され
る。υ［池内ＯＲゲートではないシフトリンクは、それ
らの入力でビットを次の最上位ビット位置の次の行のシ
フトリンクの入力に導伝り゛る導体であり、１′なわち
それら番よ簡単な１ビツトのシフト機能を果たしそれ以
外は何もしない。 プリセット論理は好ましい実ｔＮ１５１１のＯＲゲート
の行である。各ＯＲゲートはその出力がシフトリンクの
第１の行の１つの入力に結合される。各ＯＲゲーＩ・の
１つの入力は、それに対してＯＲゲートのその出力が結
合されるのとシフトリンクの同じビット位置に対応して
検査合計レジスタのデータ出力に結合される。各ＯＲゲ
ートの第２の入力はＮＥＷ　　ＰＲＥＳＥＴ信号に結合
される。この信号が論理「１」として断定されるとき、
１組の論理「１」はそのとき検査合計レジスタのデータ
の状態に関係なくシフトリンクの第１の行の入力に強制
される。これはＣＲＣ計算の第１のクロックサイクルの
間でのみなされる。結果として、第１バイトのデータに
ＩＩｌするＣＲでの計算は検査台Ｊルジスタの第１のバ
ッチのデータを生じる。後続のクロックサイクルで、こ
のデータは従来のＣＲｅ計粋計算変化されないＯＲゲー
トを通過する。 別の実施例はマルチプレクサ′をＯＲゲートの代わりに
用いる。これらのマルチプレクサは一方の入力が論理「
１」に結合され、他方の入力が検査台πｌレジ゛スタの
出力に結合される。ＣＲＣ計惇の第１のクロックサイク
ルの間、マルチプレクサは強制的に論ＢｌｒＩＪに結合
される入力を選択し、そしてこれらの論理「１」をシフ
トリンクの第１のｈの入力に結合させる。 別の実施例はイの出力が検査合計レジスタのデータ入力
に結合される入力マルチプレクサを用いる。入力マルチ
プレクサの一方の入力は論理「１」のソースに結合され
る。ＣＲＣｌｉｔ　Ｒ器をプリセットすることが所望で
あるとき、入力マルチプレク１すはそれらが検査合計レ
ジスタにロードされるように論１！［！　ｒ　’Ｉ　Ｊ
を選択Ｊることを強制される。これはＣＩＩ　ＣＩ′ｉ
ｔ　＄’ｉ［のり１１のり１］ツク＄ナイクルに先行す
るりＤツクリ゛イクルで行なわれなければならない。 他の実施例では、シフトリンクの７レイは単一の行であ
り、そして入力データは直列フォーマットで入力ゲート
に入力される。プリセット論理は並列の入力ｆ−タフＡ
−マットアレイで上に説明されたように接続される。 この発明のこれらおよびその他の局面はこの発明の以下
の詳細な説明および簡単な説明が以下に続いている添（
＝Ｊの図面を検討することでよりよく理解されるであろ
う。 Ｅバイト幅の出力バス］ 第５図Ｊ５よび第７図に移るど、複数のｃ　ｒ＜　ｃバ
イトを計痒しそしてそれらを単一バイト幅の出力バス上
に出力するためのｃＲｃｔａｔ械の好ましい実施例のそ
れぞれブロック図と論ｌ！Ｉｊ図が示されている。第５
図の実施例は少数個のメモリビルからなる検査合計レジ
スタ３０を用い、そのメモリセルの各々はデータ入力と
データ出力とバイトクロツタ信号を受取るためのクロッ
ク入力とを有する。 バイ１−り［１ツク信月を受取ると、メモリビルの入力
のいかなるデータらセルにラッチされ、セルのノコータ
出力に反映される。各メしリレルはその左と右の調節ヒ
ルから独立して動作する。検査合計レジスタは第５図の
バイトＯないし３で示されるＣ　ＲＣデータの複数１の
バイトに論理的にセグメント化される。好ましい実施例
では、バイト３が最上位バイトである検査台ｉルジスタ
には１バイトにつき８ビツトあり、合計で３２ビツトと
なる。 第５図では、バイト３はメモヒリセル２４ないし３１か
らなる。 検査合計レジスタのデータ出ノｊは第７図に示されるジ
ットリンク６０のアレイの入力に結合される。シフトリ
ンクのこのアレイは、左側で７レイに入るデータビット
ＤＯないしＤ７からなる主入力データバイトの各ビット
で、シフトリンクの１行からなる。これらの主入力デー
タビットはそれに関してＣＲＣ計粋計埠望されるメツセ
ージのデータバイト・である。各主入カデータビットは
入力ゲートの１つの入力に結合される。各行ごとに指定
される１つの入力ゲートがあり、そしてそれにはその行
とその入力ゲートに対し指定される主入カデータビット
がある。第１の行では、示される主入力データビットは
Ｄ７であり、指定される入力ゲートは排他的ＯＲゲート
６２である。第２のｆｌでは、Ｈｉ定される少入力Ｙ−
タビットはＤ６で指定される入ノＪゲートは排他的ＯＲ
ゲート６４である。同様の状況が各行および主入力デー
タバイトのすべてのビットぐ存在り゛る。もしデータビ
ットが第１に最下位ビットの直列フォーマット・で到着
しく任意の仮定）、そしてＤ７が最上位ビットで指定さ
れるなら（別の任意の仮定）、第１の行で指定される生
パノＪデータビットが各ビットの最上位ビットとなるか
または、ｂしビットが逐次的に到着したなら第１の到着
ビットとなるであろう。 第２の行で）ｈ定されるビットは、もしそのビットが直
列フォーマットで到着したなら、第２の最上位ビットま
たはｆｌ　Ｉｌｌべき第２のビットとなるであろう。第
３の行はその指定されるビットとして、第３の最上位ビ
ットまたは時間的にｆｆ１３番目に到着するビットを有
し、これはすべての行で同様である。 各入力ゲートは別の入力が最上位ＣＲＣバイトのビット
の１つのデータ出力の一方に結合される。 第１の行で入力ゲートであるゲート６２はその他方の入
力が最上位ｃ　Ｅ　ｃビットのビット３１のデータ出力
に結合さ°れる。第２の行の入力ゲートはその他方の入
力が第２の最上位ＣＲＣビットのビット３０に結合され
、以下すべての行で同様である。 シフミーリンクの各行は、複数個の直関通導体からへり
、これらは次の最上位ビット・位置のシフトリンクの次
の１７の入力に接続される出力にそれらの入力のじツ１
−をシフトする以外は何もしない。 これらの直與通導体はそれらの入力ビットを１ビツト位
置左にシフトする以外は何もしない。各行のシフトリン
クのバランスは１月他的ＯＲゲートであり、これらのゲ
ートは検査合計レジスタまたは先行の１１からの（ンＲ
Ｃビットのビット入力として一方の入力を有し、かつ他
方の入力がその行で示される入力ゲートの出力に結合さ
れる。この侵者の入力はｌＩ？ｆ接には入力ゲートの出
力に結合ごれないが、特定の行で指定されるＡＮＤゲー
トの出力に結合される。このＡＮＤゲートの・一つの入
力は排他的ＯＲゲートの出力に結合され、別の入力はＳ
　ｌ−１１Ｆ　Ｔ否定信号の受取りのためであって、こ
の目的は以下に説明されるであろう。各行でＡＮＤゲー
トの出力はまた、次の行の最下位のシフｔ・リンクの入
）Ｊに結合される。各行で１つの示されるＡＮＤゲート
があり、たとえばゲート６６は第１の行に、そしてゲー
ト６８は第２の行にある。 各排他的ＯＲゲートシフトリンクの出力は次の行の次の
最上位ビット位置のシフトリンクの入力に結合され、す
なわら各１７１−他的ＯＲゲートはその上で排他的ＯＲ
Ｉｌｌ作を行なった後にその入力ビットを１ビツト位＠
左にシフトする。 排他的ＯＲゲートジットリンクの相対的な位置は、用い
られる特定の生成器の多項式に依存する。 上の公式（２）で与えられた自動デＣジタルネットワー
クＩＩおよびエサ−ネット基準の生成器多項式では排他
的ＯＲゲートはそれらの入力が検査台５ルジスタ３０の
ビット０，１．３．４．６、７．９、１０、１１、１５
、２１．　２２、２５および３１に結合されるように位
置決めされなくてはならない。この理由はＣＲＣ計禅計
算業者には周知であり、Ｉ！ｌ潔さのためにここでは説
明されない。各行は同じビット位置にその排他的ＯＲゲ
ートを有する１、第１の行の入力はそれが先行する行で
あるかのように検査合計レジスタの出力に結合され、そ
して１ｕｔｅの行の出力（艮それが次の行であるかのよ
うに検査合計レジスタの入力に結合される。 ＣＲＣレジスタの最上位バイトのデータ出りは、ＣＲＣ
出カバスフ０の個々の導体にもまた結合される。好まし
くは、各メモリセルは補数の出力を有し、そして最上位
バイトのこれらの出力が出カバスフ０に結合される。そ
の代わりに、伝送に先立ってＣＲＣビットを反転するた
めにインバータが各ラインに用いられｕする。 ＡＮＤゲートのおよび５ｌｌｆＦＴ否定ｆε号の目的は
、シフトリンクのアレイが検査合計レジスタの出力での
）？−夕が変化されないでアレイを通過し、そしＣ処理
の中で１バイトだけ左にシフトされ、そして検査合計レ
ジスタに再入力するように透明にされることを可能にす
る。Ｓ　ＨＩ　Ｆ　Ｔ否定信号が、すなわち論理「０」
を断定されるなら、ゲート６６および６８のようなずべ
（の△ＮＯゲートは論理ｒＯＪ出力をイｉする。ライン
７２ないし７９の論理「０」はシフトリンクの行の排他
的ＯＲゲートを透明にし、そのためそれらは先行する行
からのそれらの入力データを、次の行に結合されるそれ
らの出力に変化なく送る。各行はその入力データを１ビ
ツト左にシフトリ°るので、そしてそこには８行がある
ので、結果は５ＨＩＦＴ否定信号が断定されると、検査
合計レジスタのデータはバイトクロツタ信号の各ナイク
ルで１バイトだけ左にシフ１−される１、これはＣＲＣ
データのすべてのバイトが単一のバイト幅の出カバスフ
０を介してアクセスされることを可能にする。 第５図の実施例はまた、いくつかの修正をした直列のフ
ォーマットで用いられてもよい。もしシフトリンク８４
のアレイがシフトリンクの単一の行であるなら、第７図
のＡＮＤゲートは各バイトクロック信号′Ｃ単一のバイ
トの左のシフトを引き起こづ゛ようには動かないであろ
う。直列データ入力環境では、アレイ８４への生データ
入力はピッ１−クロック信号と同期に直列フォーマット
で１１１［に１ビツトであろう。生入力データビットが
すべて処理された後、メツセージのＣＲＣチェックビッ
トが検査合計レジスタ３０に属する。際上位バイトは出
カバスフ０上で即座に続出♂れ冑る。残余のバイトは各
ｃ　ｒｔ　ｃビットデータ出力を次の最上位ＣＲＣビッ
ト入力の入力、すなわち左に隣接しているセルの入力に
付加的に結合させることによって、１度に１ビツト左に
シフトされるであろう。この結合は一方の入力がバス３
６に結合され、そして他方の入力が右側のＣＲＣビット
データ出力に結合されているマルチプレクサを各ビット
で通るであろう。マルチプレクサの出力は左隣りのデー
タ入力に接続されるであろう。ＣＲＣバイト２、Ｉ　お
よびＯを出力す゛るとき、これらのマルチプレクサは各
セルのも隣りに結合する入力を１１沢するようにセット
されるであろう。付加の論理回路はそれから検査合計レ
ジスタの各セルのクロック入力に接続されるビットクロ
ック信号の８サイクルの聞出カバスフ０を不能化し、そ
してバイト２がバイト・３すなわち最上位バイト・位置
にシフトされたときそれを可能化する。同様の処理がす
べでのバイトが読出されるまで各バイトで行なわれる。 第６図を参照゛すると、ｃ　ｒ＜　ｃ　ｉｔ算器の出力
バス構造の別の実施例が示される。この実施例は４つの
入力を有するマルチプレクサを用い、それの各々は１バ
イト幅のバスによってＣＲＣデータの１バイトをストア
するメＥＬ’ルの１グループの補数の１−夕出力に結合
される。バス７４上のＣＲＣ否定バイト選択信号は４つ
の入力のどれが８ビツト出カバスフ０に結合づ゛るかを
選択する。ＣＲＣ計誇は上で説明されたように行なわれ
、そしてＣＲＣデータを出力り°ることに関して、シフ
トリンク８４のアレイが直列アレイであるかまたは並列
アレイであるか、またはビットクロックかまたはバイト
クロック信号が７レイおよびクロック４８　Ｉ３の型が
一貫していなければならないことを除いてデータをクロ
ックするのに用いられかどうかは暖要ではない。 ［プリセット実施ＶＡ１ 上で述べられたように、検査合計レジスタをＣｒｔ　ｃ
　’ｙ−ｘツクビットの計眸の開始の前にすべて論理「
１」にプリセットすることが一般に受入れられた実務で
ある。第８図ないし第１２図は２つの異’Ｊる方法でお
よび直列および並列の両方の計−環境ｒプリセット機能
を果たプための種々の実施例を例示する。第８図は少な
くとも１クロツクサイクルＣＲＣ計搾の第１のクロック
サイクルより前に駆幼されなくてはならないプリセット
装置を用いるＣＲＣ計＊ｉ！Ｓの実施例を示ｔ、ｃＲｃ
装置はそのデータ出りが上に説明された実施例でのよう
に排他的ＯＲ１３よびシフトアレイ８４のデータ入力に
結合される検査合計レジスタ３０かうなる。 アレイ８４は第１図および第２図のアレイ３２のように
直列または第４図または第７図のアレイ６０のように並
列Ｃあり得る。実際これらのアレイのどれも、これから
模に説明されるシフトリンクの他のいかなるアレイもそ
うであるように発明のこの局面を実施する目的のために
は十分である。 上の説明された実施例のように、アレイの最後の行はマ
ルチプレクサ８６を介して検査合計レジスタ３０のデー
タ入力に、３２ビツト幅であるデータバス３６によって
結合される。 マルチプレクサ８６はＡ、Ｌ３およびＣと記される３つ
の３２ビツト幅の入力と、前記検査合計レジスタのデー
タ入力に結合される３２ビツト幅の出力バス８８を有す
る。マルチプレクサは入力選択信号を受取るための３つ
の選択入力を有する。 との特定の時間で°もｉ！勅状態にある特定の選択信号
は、入ノｊ△ないしＣに対応するものが出力バス８８に
結合されることを引き起こす。への入力は３２の論理ｒ
ｌＪ”’ｅ、そしてＢの入力は一括してバス９０と叶ば
れる検査合計レジスタの３２のデータ出力である。での
入りはアレイ８４のＲ後の行からデータ出力を運んでく
る３２ビツトのバス３６である。 入力選択信号ＰＲＥＳＥＴ　　５ＥＬＥＣＴはＣＲＣ計
眸の第１のり［］ツクサイクルの１つまたは２つ以上の
クロックサイクル前に活性化される。 これは入力バスＡからの３２の論理「１」がバス８８に
結合され、そして検査合計レジスタ３０のセルに［］−
ドされることを引き起こす。次に、ＣＯＭ　Ｐ　ＬＪ　
Ｔ　Ｅ　　Ｓ　Ｅ　Ｌ　Ｅ　ＣＴ入力が断定されて、Ｃ
入力１なわらバス３６をバス８８に結合させる。 この状態が存在する一方で、ＣＲＣ計算は、そのために
チェックビットが発生されるメツセージのデータが、ア
レイ８４にクロック動作されると進む。ししいかなると
きでもＣＲＣ計誇を停止することが所望Ｃあるなら、ｌ
−１０１Ｄ　　Ｓ　Ｅ　Ｌ　Ｅ　ＣＴ入力が断定されて
もよく、それによつ【検査合計レジスタの出力をバス９
０および８８を介して入力に戻つ′Ｃ接続される。 第９図ないし１１２図は、ブリセラｌ−装置がプリセッ
ト・論理「１」がＣＲＣ計咋計算１のクロック１ナイク
ルの間ロードされることを可能にするＣＲＣ計ｌＩＩ器
の種々の実施例を例示する。第１７図のバス１３０のよ
うなフｆ−ドパツクパスを用いないこれらの実施例の各
々およびここで説明される他の実施例のすべではクロッ
クラインにＡＮＤゲート１００を用いる。これらのＡＮ
Ｄゲートはクロック信号と、ＣＲＣチェックビットを計
時することが所望であるとき論］ＩＵｒｌＪとして断定
されるＣＯＭＰＵＴＥ信号の間で論理的ＡＮＤ動作を行
なう。ＣＯＭＰＬＩＴＥが論１１！ｒｌＪであるとぎ、
ＣＲＣ計詐は進むことができる。ＧＯＭＰ（ＪｌｏＥが
論Ｉ！Ｉ！［０］であるとき、ＣＲＣ計詐は発生せず、
そし℃検査合計レジスタの内容物は一定である。 第９図および第１０図はプリセット機能を実施するため
にＯＲゲートを用いて、それぞれ直列のアレイと並列の
７レイの実施例を示ず。第１１図４３よび第１２図はプ
リセットｍ能を実施するためにマルチブレフナを用いて
それぞれ直列および並列のアレイの実施例を示す。これ
らの実施例の中で第１０図が好ましい実施例である。こ
れらの実施例のすべては、ＴＳＩＡと種々の要素の＠ｆ
ｆ″およびＣＲＣ計算の形がＪべての実施例で同じであ
るので、プリセット装置に関して同時に論じられるであ
ろう。これらの及索は上で論じられた発明の他の局面の
直列および並列のアレイの実施例と同じ態様ｃ　１１１
作する。さらに、アレイは発明のこの周面の動作に逆に
影’１ｍることなしにＣＲＣ計眸の第１のクロックサイ
クルの間のプリセットに関して、発明の局面を実施する
目的でここに説明された直列または並ダ１アレイのいか
なるものでもあり得る。 第９図ないし第１２図の実施例の各々での重要な要素は
、検査合計レジスタのデータ出力を回路を通ってシフト
リンクのアレイのデータ入力に結合させることで、これ
はシフトリンクの７レイのデータ入力のすべてをＣＲＣ
計綽が開始されるのと回じクロックサイクルの間、論理
「１」状態に強１１−１的にする。第９図および第１０
図の実施例は所望の時間Ｃ論理「１」に強制するこのｖ
Ａ能を実施するためにＯＲゲートを用い、一方策１１図
および第１２図の実施例はマルチプレクサを用いる。 第９図１１ノよび第１０図では４つのＯＲゲート９０な
いし９３の各々は８個のＯＲゲートを表わし、そして各
々は検査合計レジスタ３０にストアされたＣＲＣデータ
の１つのバイトのビット上でＯＲ論理機能を行なう、ゲ
ート９０ないし９３の各・′？によって示される８ｒｍ
のＯＲゲートの各々は、対応するＯＲゲート９０ないし
９３に結合される検査合計レジスタの特定のグループの
セルのメモリセルのデータ出ノ】の１つに入力が結合さ
れる。各ＯＲゲートの出力はアレイの第１の行のシフト
リンクの１つの入力に結合される。各ＯＲゲートは別の
入力がＮ　ＩＥ　Ｗ　　Ｐ　ＲＥ　Ｓ　Ｅ　Ｔ信号に結
合される。この１８号が論１！［！ｒＩＪと１）で断定
されるとき、すべてのＯＲゲートの出力は「１」の値に
仮定し、これによってＣＲＣｌ１１′粋の第１のクロッ
クサイクルの間、シフトリンクのアレイの入力で論理「
１」を強制する。この状況は、もし検査合計レジスタ３
０が以前のクロックサイクルで論理「１」でロードされ
、そしてこれらの論理「１」がＣＲＣ３１篩の第１のク
ロックサイクルでシフトリンクのアレイの第１の行の入
力に伝達されるならば存在するであろう状況と等しい。 ＣＲＣ計専の第１のクロックサイクルの後、ＮＥＷ　　
ＰＲＥＳＥＴ信号は論理ｒＯＪ状態に戻り、それによっ
てＯＲゲートを透明にする。その俊、検査合計レジスタ
のいかなるデータもＯＲゲート９０ないし９３を通って
変化せず伝送され、そしｉｒ　ＣＲＣ計緯は通常通りに
進む。 第１１図および第１２図はマルチブレフナ９４ないし９
７を用いてシフトリンクのアレイの第１の行の入力に同
様に論１ｑ！ｒ　Ｉ　Ｊを強制し、アレイ３２または６
０のシフトリンクの第１の行の入力を３２０論叩「１］
のソースに向％ｊ行す。マルチブレクリ−９４ないし９
７は２つの３２ビット入力を有り６１つのマルチブレク
リとして示され冑る。 一方の入力は検査合計レジスタ３０のセルの３２のデー
タ出力の各々に接続され、そして他方の入力は入力の導
体の各々に結合される雷圧詭のような３２の論理「１」
のソースに結合されるためのものであろう。マルチプレ
クサの出力はアレイのシフトリンクの第１の行のデータ
入力に結合される３２ビツトバスであろう。マルチプレ
クサはＮＥＷ　　ＰＲＥＳＥＴ　　５ＥＬＥＣＴ信号を
受取るための入力を有するであろう。この信号はＣＲＣ
計眸の第１のクロック計算の間に断定され、そしてマル
チプレクサが論理ＮＪのソースに結合される入力を選択
し、かつこれらの論理〔１」をアレイのシフトリ〕Ｉり
の第１の行の入力に結合させることを引き起こす。ＣＲ
Ｃ計陣計算１のクロックサイクルの後、ＮＥＷ　　ＰＲ
ＥＳＥＴ　　５ＥＬＥ　Ｃ１−ｆａ号は、マルチプレク
サが検査合胴レジスタ３０のデータ出力をアレイのデー
タ入力に結合１゛る状態に戻す。その模ＣＲＣ計詐は通
常通り進む。 第１３図は第８図ないし第１２図の実施例のりＯツク（
ｇ号とづ°べての制御信号の関係を示すタイミング図を
示′！１．この図はＣＲＣＫＩ　Ｗの第１のクロックサ
イクルに対するプリセット信号の関係が上の論議で与え
られているので自明である。 ［ヘッダＣＲＣ計瞳］ 直列データの伝送のための多くの応用では、ヘッダパケ
ットが用いられる１、これらのヘッダパケットはアドレ
スされたノードを規定するビットであり、そのためにヘ
ッダパケットに取′付けられるデータパケットが意図さ
れる。そのようなメツセージ機構はコンピュータ、端末
および周辺装置の回路網を作る際に一般に用いられる。 第１４Δ図はＣＲＣＨ１０１がヘッダビット１００で計
算されたＣ　ＲＣチェックビットの集まりで、そしてＣ
ＲＣＤ１０３はデータメツセージ１０２で計吟されたＣ
ＲＣチェックビットの集まりである典型的なメツセージ
編成の記号の図である。 ＣＲＣＤチェックビットを計算する２つの異なる方法が
一般に用いられている。第１の方法はＣＲＣＤチェック
ビットがデータメツセージ１０２だけで計算される第１
４Δ図に示され【いる。第２の方法はＣ＋＜　ＣＯチェ
ックビットがヘッダ１０ｏ、ｃＲｃｏチ１ニックビット
１０１およびデータビット１０２を含む全体のパケット
で計算される第１４Ｂ図に示される。２つの方法のいず
れかで別々のＯＲＣＩ−１、ｔ’ｊよびＣＲＣＤチェッ
クビットパケットを計算することができるＣＲＣ計算器
を何づ°ることが有用である。 フィードバックバス３６にゲートを有し、または検査合
計レジスタ３０の出力からその入力へと入力マルチプレ
クサ８６を介したバス９１のような保持バスを有する、
上に説明されたかまたはこれから説明される実施例のい
ずれも第１４Ａ図の方法に従ってＣＲＣＨおよび０ＲＣ
Ｄヂエツクビツトパケツトを計算することができる。こ
れは以下のようにして行なわれ、すなわち、ヘッダパケ
ットが処理された侵にＣＲＣ計眸を停止し、検査合計レ
ジスタ３０の存在している内容物をＣＲＣ１４パケット
として出力し、それから検査合計レジスタをプリセット
し、ＣＲＣ計鋒がデータメツセージ１０２が到着し始め
るどき再び始まることを可能にすることによって行なわ
れる。 第１５図の実施例は、シフトリンクの直列フォーマット
アレイ３２を用いて第１４８図の方法に従って別々のＣ
ＲＣ１１およびＣＲＣＤチェックビットパケットを計算
することができるＣＲＣ計搾器の１つの実施例である。 第１６図の実施例はシフトリンクの並列フォーマットア
レイ３２を用いて第１４８図の方法に従って別々のＣ；
　ＲＧ　ｔｌ　ＪｌよびＣＲＣＤチ【ツクピッ１−パケ
ットを翳１痺することができるＣＲＣ計怖器の１つの実
施例である。 これらの実施例の両方は第１４Ｂ図の方法を実現するた
めに別々のスナップショットレジスタ１０６およびマル
チブレフナ１０８を用いる。これらの実施例の共通部分
は、シフトリンクの直列または並列のアレイのどうらが
用いられるがといった間に区別むく以トに説明されるで
あろうが、これはこれが発明のこの局面の動作と無関係
であるがらぐある、。 構造、動作Ｊ、５よび目的が他の実施例で上に説明され
た検査合計レジスタと同一である検査合計レジスタ３０
はそのデータ入力が３２ビット幅のバス８８によって入
力マルチプレクサ８６のデータ出力に結合される。マル
チブレクリ−８６は３つの入力を有し、これらは同じ入
力でそして上で論じられた第８図のマルチプレクサ８６
のための入力の目的と同じ役割を果たづ。 検査合計レジスタ３０の出力は第１５図のように直接に
または第１６図に示されるようにプリセットＴ一段１０
９を介１ノー（シフトリンクのアレイの入力に結合され
る。第１５図の実施例は論理「１」がＣＲＣ計惇が開始
される１）ムのクロックサイクルの問横査合計レジスタ
３０にロードされるプリセット方法を用いる。これは、
検査合計レジスタ３０に３２の論理「１」をＯ−ドする
ためにＣＲＣ計咋計算まるｉＷ＋のクロックサイクルの
間、マルチプレフナ８６の入力Ｃを選択するようにＩＮ
ＰＵＴ　　Ｓ　Ｅ　Ｌ　［三Ｇ　１−信号を断定り°る
ことによってなされる。第１６図の実施例は、第９図な
いし第１２図と関連しＵ　、Ｊｌに説明されたＣＲＣ計
搾方法の第１のクロック１）゛イクルの間、シフトリン
クのアレイの入力に論理「１」を強制するプリセット方
法を用いる。ブリセラ１へ手段１０９は第９図および第
１０図のＯＲグー１−９０ないし９３のようなＯＲゲー
トかまたは、第１１図および第１２図に示されるマルチ
プレフナ９４ないし９７のようなマルチプレクサのどち
らでもあり得る。いずれかのプリセット方法および装置
は第１５図または第１６図の実施例のどちらにＣｂ用い
られてらよい。 シフトリンク３２または６０のアレイはここに説明され
るシフトリンクのアレイのいずれであってもよい。アレ
イ３２または６０が直列のフォーマットデータメツセー
ジかまたは並列のフォーマットデータメツセージのどら
らを処理するかに関係なく、アレイの出力はＣＲＣＨチ
ェックビットのコピーのための記憶１コケ−ジョンとし
ての役割を果たすスナップショットレジスタ１０６の３
２のデータ入力に結合される。スナップショットレジス
タは検査合計レジスタで用いられたもののような複数個
のメモリセルからなるが、当業者は他の型のメしリセル
が用いられてもよいことを認めるであろう。スナップシ
ョットレジスタ１０６のメモリセルのクロック入力は、
ＥＮＤ　　ＯＦ　　Ｈ［ΔＤＥＲり【コック信号に結合
するためのらのであり、この信号はすべてのヘッダビッ
トが処理された漫にシフトリンク３２または６０のアレ
イの出力をスナップショットレジスタ１０６にロードす
るように鋤き、そしてバス３６上のアレイの出力はＣＲ
ＣＨビットからなる。これらのＯＲＣＩ−１ビツトは第
６図のマルチプレクサ゛７２のようなマルチプレフナを
用いるか、または当業者にとって明らかであろう他の方
法でバイト単位でＯＲＣ１１出力バス１１０上に出力さ
れ得る。 第１４Ｂ図のＣＲＣＤ計鋒方法を実現するために、ＯＲ
ＯＬ＋ビットは主入力としてシフトリンクのアレイに供
給され戻されなくてはならず、そのためＣＲＣビットは
ＣＲＣＨビットで計算されてもよい。これがマルチプレ
クサ１０８Ｉ３よびそれに接続される回路の目的である
。この回路の構造はここで簡単に説明され、それに続い
て第１４Ａ図の方法を実現する際の、および第１４８図
の方法を実現する際のその動作の説明がなされる。 第１５図の実施例では、スノ゛ツブシヨツトレジスタ１
０６はシフトレジスタとして接続され、そのためＣＲＣ
Ｉ・１ピツトはライン１１２上で直列様式でマルチプレ
クサ１０８の１つの入力にシフトされてもよい。マルチ
プレクサ１０８の他方の入力は直列生入力データのソー
スに結合される。ライン１１４の選択信号はマルチプレ
クサ“１０８がライン１１６のメツセージの生データか
またはライン１１２のＣＲＣＨデータのいずれかをアレ
イ３２の生データ入力１１８に結合することを引き起こ
す。 スナップショットレジスタ１０６がマルチプレクサ１１
６の４つの入力ボートに結合される４つの１バイト幅の
出力バス１１８ないし１２１を右づ゛ることを除いて、
同様の状況が第１６図の実施例で存在する。並列フォー
マット入力データビットＤＩないしＤＯはバス１２２に
よってマルチプレクサ１１Ｇの入力ボートに結合され、
そしてライン１２４」二のＢ　Ｙ　Ｔ　Ｅ　　Ｓ　Ｅ　
Ｌ　Ｅ　ＣＴ　４ｍ号はマルチプレクサ１１６の入力の
どれがシフトリンクのアレイの生データ入力１２６に結
合されるべさかを制御する。 第１５図および第１６図の実施例は第１４Ａ図の態様で
０ＲＣＤチエツクピツトを計算するのに用いられ彎る。 まず、プリセット動作がなされなくではならない。第１
５図の実施例に関して特定に、入力Ｃを選択するために
Ｉ　Ｎ　Ｐ　Ｕ　Ｔ　　Ｓ　Ｅ　ｌ−ＥＣＴ信号を断定
することによって、３２の論理「１」はＣＲＣ計篩の準
備のために検査合計レジスタ３０にロードされるであろ
う。もし入力マルチプレクサ８６が第１５図の入力を有
するように第１６図Ｔ″修正されるなら、第１６図の実
施例は同じ態様でプリセットを行なうことができ、そし
てプリセット動作は同じ態様で行なわれるであろう。第
１５図または第１６図のいずれかの実施例は、以前に説
明された態様でライン１２６上にＮＩＥ　Ｗ　　Ｉ）　
ＲＥ　Ｓ　Ｅ　Ｔ信号を断定することによって新しいプ
リセット手段１０９を用いてプリセットされｑる。次に
、へ入力を選択するためにＩＮＰＵＴ　　５ＥＬＥＣＴ
信号を断定することによつ【ＣＲＣ３１枠は始められ得
る。入力ΔはＣＲＣ計算の間ヘッダビット１００で選択
されるであろう。 ヘッダピッ１−の処理の後、もし第１４Ａ図の方法がＣ
ＲＣＤチェックビットを計ｔｓするために用いられるべ
きなら、入力ＢはＣＲＣＨビットが検査台５ルジスタ３
０から出力されるときクロックサイクルの間選択される
Ｃあろう、ＣＲＣＨを出力するためのこの出力処理は、
スナップショットレジスタに結合される出力バス構造の
型に依存して直列または並列のシフトアレイのための上
で説明された方法のいずれによってでも可能である。 ＣＲＣＨビットが出力された模、検査合計レジスタは、
もし第１４Ａ図の方法が行なわれるなら再びづべて「１
」にプリセットされる。データメツセージ１０２の主入
力データはそれから７レイ３２または６０に入力され、
そしてＣＲＣＤチェックビットを計算するために処理さ
れる。 第１４［３図の方法がもし行なわれるべきなら、プリセ
ット・段階および計算段階はＣＲＣ）−１を計篩するた
めの上と同じである。しかしながら、ＣＲＣＨチェック
ビットの針線を完了すると、それらはスナップショット
レジスタ１０６にコピーされなくてはならず、そのため
それらは出力される一方、同時にシフトリンクのアレイ
の生データ入力に供給され戻される。これを行なうため
に、ＥＮＤ　　Ｏｌ”　　）−Ｉ　Ｅ　Ａ　Ｄ　Ｅ　Ｒ
信号が断定され、これはＯＲＣＩ−１ピツトがスナップ
ショットレジスタ１０６にロードされることを引き起こ
ず。ＥＮＤＯＦ　　ＨＥＡＤＥＲり【コック信号は検査
合計レジスタに供給されるクロック信号、す゛なわちＢ
ＩＴＣＬＯＣＫ信号でありＩ！１、これはヘッダの端部
が検出されるときそれを通過させることを可能にするだ
けのゲートを介してゲートされる。これはＣＲＣＨビッ
ト・のコピーがスナップシ」ットレジスタ１０６でなさ
れ、そしてバス１１２上で１度に１ピツ［・外にシフＩ
・されることを引き起こす。ＣＲＣｌ−１ピツトの別の
コピーはヘッダの端部でバス３６を介して検査合計レジ
スタ３０に入力されるであろう。第１５図の実施例の場
合、マルチプレクサ１１６はライン１１４上の５ＥＬＥ
ＣＴ信号によってライン１１２上の直列データの流れを
生データ入力１１８に結合することを引き起こされる１
、こうして、ＣＲＣ）−１チエツクビツトはアレイに入
力され、そして以前に説明された様式で動作される。ず
べてのＣＲＣＨ″Ｐｘツクビットが処理された後、マル
チプレクサ１０８は５ＥＬＥＣＴ信弓によってその出力
１１８をライン１１７上のデータメツセージビツト１０
２に切換え戻すことを引き起こされる。メツセージ１０
２のデータビットのすべてが処理され／、−後、ＣＲＣ
Ｄチェックビットは検査合計レジスタ３０に属し、上に
説明され１＝いずれかの態様で出力されｑる。 ＣＲＣＩＩＪ３に（７ＣＲＣＤｆｘ　ツクビットｉｔＲ
を行なうための好ましい実施例は、直列のアレイフォー
マットで第１７図にそし″Ｃ並列のアレイフォーマット
で第１８図に示されている。各実施例はそのデータ出力
がバス１３８によっ【検査合計レジスタ３２のデータ入
力に結合されでいる入力マルチブレクリ８６を用いる。 各マルチブレクリ°８６はへ入力がシフトリンク３２ま
たは６０のアレイの出力に結合されている。各マルチプ
レクサはまた入力Ｃがバス１３０によって検査合計レジ
スタ３０のデータ出力に結合されている。最後に、各マ
ルチプレクサ“８６はＢ入力が残余の多項式のビットパ
ターンに結合される。このビットパターンはＣＲＣチェ
ックビットがデータメツセージで針線され、そしてその
チェックビットがすべて論理「１」のプリセット状態か
ら始まるとき、結果として生じる標準の残余の多項式の
係数を表わす。 シフトリンクのアレイはここで説明されるアレイの構造
のいかなるものでもあり得る。シフトリンクのアレイの
出力は入力マルチプレクサ８６を介してフィードバック
バス３６によって検査合計レジスタ３０の入力に結合さ
れる。アレイ３２または６０の入力は以前に説明された
プリセット手段と同じ構造、動作および目的を有するプ
リセット手段１０９を通って検査台Ｈルジスタ３０のデ
ータ出力に結合される。検査合計レジスタ３０のデータ
出力はまた出力バス１３２に結合され、これはいずれの
構造も有することができ、ＣＲＣデータを検査合計レジ
スタから出力するために上に述べられたいずれの態様で
も用いられＩｎる。 第１７図および第１８図の実施例がＣＲＣＨチェックビ
ットを計算し、そして０ＲＣＤチエツクビツトを計算す
るように論く態様は第１９図のタイミング図を参照する
ことよって最良に理解される。 ［第１４Ａ図の方法］ 第１４Ａ図の態様でＣＲＣｌ−１および０ＲＣＤを計算
ツるために、第１７図および第１８図の実施例のシフト
リンクのアレイは同じクロックサイクルの間Ｎ　Ｅ　Ｗ
　　Ｐ　ＲＥ　Ｓ　Ｅ　Ｔ信号を断定することによって
ずべて論理「１」にプリセットされ、ヘッダパケットの
第１のビットまたはバイトは第１９図の時間ライン２で
示されるように同巻フる。 それに代わる型のプリセットｖｉ′Ｊ！ｉを用いる他の
実施例では、入力選択信号ＯＬ　Ｉ）　　Ｐ　ＲＥ　Ｓ
　Ｅ　Ｔは３２の論理「１」のソースに結合される入力
マルチプレフナの入力を選択するように断定される。 次に、ＣＯＭＰＩＪＴＥ入力選択信号は入力へが選択さ
れることを引き起こすように主張され、そしてＣＲＣｌ
−１チエツクピツトはヘッダビットで計算される。ヘッ
ダパケット１００のすべてのビットが処理された後、Ｏ
ＲＣＩ−１チエツクピツトは検査合計レジスタに属し、
そして第１７図の実施例の場合ＣＲＣ出力バスにシフト
して出されてもよく、またはここで初期に説明された装
置を用いて１１文に１バイト出力されてもよい。この処
理は第１９図の時間ライン４上の信号ＭＵＸまたはＳ　
ＨＩＦＴを断定することによって記号化される。その代
わりの実施例では、すべての３２ビツトのＣＲＣ　ｌ−
１チエツクピツトは並列に出力されてもよい。 ＣＲＣ）＋ビットが出力されている間、入力マルチプレ
クサ８６は時間ライン６で例示されるｌ−１０１Ｄ信号
の断定によって検査合計レジスタ入力に結合するための
入力Ｃを選択することを引き起こされる。これはＣＲｃ
　Ｈビットが第１４Δ図の方法を実現するために出力さ
れる時間の問、検査合計レジスタの内容物を一定に維持
する。 ＯＲＣＩ−１ビツトの出力が完了すると、検査合計レジ
スタは、第１９図の時間ライン７に示されるＮＥＷ　　
ＰＲＥＳＥＴ信号を断定するかまたは第１９図の時間ラ
イン８に示されるデータメツセージが始まる前のクロッ
クサイクルの間、ＯＬＤ＋）　ＲＥ　Ｓ　Ｅ　Ｔ信号を
断定することによってすべて「１」で再びプリセットさ
れる。その後、入力マルチプレクサ“はＣＯＭＰＵＴＥ
信号の断定によって検査合計レジスタ３０の入力に結合
重るだめのへ入力を再び選択することを引き起こされる
。これはＣＲＣ計算が生データ入力１１８および１２６
で同社するデータメツセージ１０２の主入力データビッ
トで再び始まることを引き起こす。メツセージ１０２の
づべてのデータビットが処理された後、ＣＲＣＤチェッ
クビットは検査合計レジスタ３０で提示されるであろう
。それ番、１第１４Δ図の方法につきＣＲＣＨおよびＣ
ＲＣＤブエックビットの計算の方法を的える。 ［第１４Ｂ図の方法］ 第１４８図の方法に従ってＯＲＣＩ−（および０ＲＣＤ
チエツクビツトを針棒するために、第１７図および第１
８図の実施例が以下のように動作される。ＮＥＷ　　Ｐ
ＲＥＳＥＴ信号は以前のようにそして第１９図の時間ラ
イン２で示されるようにヘッダの第１のクロックサイク
ルの間所定される。 ｃｏｖｐｕ丁Ｅ入カ選沢信号選択１９図の時間ライン１
で示されるように同時に断定される。これはｃ　ｔｔ　
ｃ検査合計レジスタの入力に結合するための入力マルチ
プレクサの入力バス△を選択する。 ＣＲＣＨ計衿はそれから以前に説明されＩζように進む
。ＣＲＣＰＩチェックビットはすべてのヘッダビットが
処理され！、：後に検査合計レジスタに呈示されるであ
ろう。 以前のように、これらのＧ　ＲＣｌ−１チエツクピツト
は、それらが出力される間検査合計レジスタ３０で一定
に保持されなくてはならない。しかしながら、それらの
コピーを保持するためのスナップシ」ツ１−レジスタが
ないので、入力マルチプレクサ８６が１１０Ｌ　Ｄ信号
の断定によって入力Ｃを選沢することを強制されなくで
はならず、そのため検査合計レジスタ３０のＣＲＣＨピ
ッｔ・はそれらがタベて出力されるまで変化なく再び循
環される。 ＣＲＣＩ−１バイトのための出力処理は以前に説明され
た処理と同一であり、そしＩ第１９図の時間ラーイン４
に示される信号の断定によって記号化される。 いくつかのクロツクリ−イクルは、ＯＲＣＩ−１ピツト
でのいかなるＣＲＣＤブ〜Ｉツクビット計篩ち針線れる
ことなしに、ＣＲＣＨビットを出力（るこの処理の間通
過しているだろう。第１４Ｂ図の方法を実現するために
、０ＲＣＤチエツクビツトはヘッダ１００、ＣＲＣＨビ
ット１０１およびデータパケット１０２を含む全体のパ
イケラトで計算、きれなくてはならない。これを達成す
るために、入力マルチブ１ノクサはメツセージ９９のデ
ータ部分１０２の入力の第１のりＯツクリ“イクルの直
前のクロックサイクルの間、ずべてのＯＲＣＩ−１ピツ
トを出力づ゛る鰻１りで入力Ｂ４！：選沢するように強
制される。これは第１９図の時間ライン５で例示される
ＩＮＩＴＩＡＴＥ　　ＲＥＭＡｆＮＤＲ信号の断定によ
ってむされる。これは、そのビットパターンがｂしＣＲ
ＣＤデータビットの計算がヘッダの第１のビット以来、
ずっと持続していたなら、検査合計レジスタ内にやはり
存在しているであろう時と全く同じ時に検査合計レジス
タ３０に残余の多項式ビットパターンを「１−ドする。 古い換えれば、もし入力Ｃがそれの出力の間、検査合計
レジスタ内のＣＲＣｌ−１ピッ１−を一定に保持するた
めにヘッダの端部で選択されなかったならば、すべての
ＣＲＣＨチェックビットが処理されてしまうまでに検査
合計レジスタ内に結果として生じたであろうビットは、
残余の多項式ビットパターンのビットであろう。このビ
ットパターンは正確に予測可能であることが周知であり
、なぜなら、メツセージのみで計？ｌされるＣＲＣビッ
トを加えたＣＲＣ計算がデータメツレージで行なわれる
どきはいつでも、結果として生じるＣＲＣビットは自動
ディジタルネットワークＩＩおよびエナーネット基準の
ための生成器多項式を規定する、ここで引用により援用
された基準で公表される周知の多項式％式％ いかなるプリセットもこの方法でデータパケット１０２
のビットを処理する前に行なわれない。 データパケット１０２のすべてのビットが処理された後
、０ＲＣＤチエツクビツトは検査合計レジスタ内に属し
、そしてここで説明されたいずれかの態様で出力され得
る。 ［可変ビット境界ＣＲＣ削痺］ 多数のバイトメツセージを回路網の他のノードに送るこ
とがコンピュータ回路網で一般的であり、そこでは第１
のバイトの第１のいくつかのビットがシステムの種々の
ノードによって飛んで変化されることを被る。これは特
にトークンリング回路網ぐ一般的である。これらのビッ
トは飛んで変化を受けるので、それらは間違ってエラー
であると仮定されないようにＣＩ＜　Ｃｉｌ　Ｆ＋に含
まれではならない。 データメツレージの第１めバイトの可変の故のビットで
ＣＲＣチェックビットを、；ｌ　Ｄｉ　ｉＪるための１
つの並列フォーマット実施例は、シフトリンクの第１の
いくつかの行を透明にするべきであろう。 これは検査合計レジスタをすべて論理「１」にプリセッ
トした後に行なわれるであろう。論理「１」は、ＣＲＣ
計算に含まれるべき主入力データの第１のビットに結合
されるシフトリンクの第１の活動している行に送られる
。しかしむがら、シフトリンクの透明な行のシフＩ−作
用は、この実施例を用いるためには不能化されなくては
ならず、そのため透明な行の最下位ビットは、論理「１
」が透明な行の左にシフトされ、論理「０」でｔよ満さ
れない。この実施例は次に説明される実施例より実現す
るのは龍しい。 この発明の１つの重要な局面は、融通性のある手段を提
供することであり、それによって、それでＣＲＣピッ［
−の計粋が所望されるメツセージの第１のバイトの１゛
つまたは２つ以上のピッし・が無’６１　Ｃ５れてもよ
い。いくつかの初ＩＩＩのビットがｊ！ｔ（？Ｊ！され
るべきバイトクロックを用いた並列のフォーマット針棒
ｒの問題は、シフトリンクの適当な１ｊをＪべて「１」
にプリセットすることである。適当な行とはく第７図の
ゲート６２のような）その入力ゲートの入力として、メ
ツセージのＷｌｌのバイトの主入力データの第１のデー
タビットを有する行でｄうり、これはＣＲＣ計痒に含め
られるべきである。第２０図はこの発明の他の重要な機
能を実現する装置とともにこの機能を達成するための装
置を例示する。 可変ビット境界機能はＯＲゲート１１０ないし１２５に
よって実現される９、これらのＯＲゲートがピッ１〜に
結合されるシフトリンクの行が無視されて透明になるこ
とを引き起こｔ＠様が具体例によって最良に例示されて
いる。読者は同時に第２１図を参照づべきで、この図は
可変ビット境界機能を実現するのに必要なＩｌｌ　Ｉｌ
ｌ信月信号イミング図である１、第２０図に例示される
他の装置をＪｉｌ＋御し、ｉ１ｆ！２０図の実施例が実
施できるこの発明の他の機能を達成するために必要な制
御信号が双曲のようにここで説明される。 プリセット論理「１」を次の行に送るように排他的ＯＲ
ゲートの行を透明にづ°るために、論理「０」は影響を
受けた行、すなわち無視されるべきビットに結合される
行のこれらの排他的ＯＲゲートの入力の１つに与えられ
なくてはならない。 これはＯＲゲート１１０ないし１１７およびこれらのｏ
　ｒｔゲートの各々に結合されるＩＧＮＯＲＥ信号の機
能である。第１の３つのデータビットＤＩないしＤ５は
ＣＲＣ計算で無視されるべきであると仮定する。ＣＲＣ
計陣計算１のクロックサイクルは第２１図の時間ｔ。と
ｔ、の間にあると任意に仮定される。第２１図の時間ラ
イン１に例示されるＢＹＴＥ　　ＣＬＯＣＫ信号の；１
移１３０で始まるＣ　ＲＣＨ１粋の第１のクロックサイ
クルの間、入力マルチプレクサ８６のためのＣＡＬＣＩ
ＪＬＡＴ　Ｅ　Ｉ制御信号はパノＪＡを選択するために
断定され、ＣＲＣ計算が時間ライン３で例示されるよう
に始まることを可能にする。第１のクロックサイクルの
間ではまた、時間ライン２で例示されるＮＥＷＰＲ・Ｅ
ＳＥＴ信月が信号され、すべての論理ｒＩＪを入力ゲー
ト６２を介して入力データピッｔ−Ｄ７に結合されるシ
フトリンクの第１の行のデータ入力に強−りする。ＣＲ
Ｃｆｉ＋　算の第１のクロックサイクルの間らまた、第
１のクロックサイクルの間のみであるが、Ｉ　Ｇ　Ｎ　
ＯＲＥ　７、Ｉ　Ｇ　Ｎ　ＯＲ［６およびＩＧＮＯＲＥ
５信号が断定される。データビットＤ７、Ｄ６およびＤ
５の論理状態に関係なく、論理［１１はライン１３２．
１３４および１３６で存在するであろう。こうして入力
ゲート６２．６４４３よび６５はそれらの入力で２つの
論理ｒｌＪを受取り、これはプリセットゲート１３８．
１４０および１４２がそれらの出力をＮＥＷ　　Ｉ］　
ＲＥ　Ｓ　Ｅ　Ｔ信号の論理「１」の状態によって論理
「１］に強制するからである。これはこのときの検査合
計レジスタ３０の内容物に関係なく正しい。それゆえ、
排他的ＯＲゲート６２．６４Ｊ３よσ６５の出力ライン
はＣＲＣ計粋針棒１のり【」ツクリ°イクルの間、論理
［０１であろう。プリセットゲート１０９はそれに対し
てそれらが論理［１１状態に接続される、シフトリンク
の第１のｔ＋のＪべてのデータ入力を彊制覆る。これら
の論理「１」は、それらの共通の入力ライン１５０の論
理「０」による逆転をせずに、ワイＡ７であるすべての
シフトリンクによって第２の行に直接に送られ、そして
排他的ＯＲゲートであるすべてのシフトリンクに送られ
る。この共通の入力ラインは、第２１図の時間ライン４
で示されるすべてのＣＲＣ計緯の問、論理「１」状態で
あるＳＩ］ＩＦＴ否定信号でＡＮＤ処理された後の入力
ゲート６２ｈ１らの出力信号を保持する。 第１の行の共通の入力ライン１５０はまた、第２の行の
最下位のビット位置のシフトリンクのための入力データ
ビットを保持スる。このビットもまた適切に働くための
配置では論理「１」でなくてはならないので、別のＯＲ
ゲート１１８は共通のライン１５０と第２の行の最下位
ビットの位置のシフトリンクのデータ入力との間に置か
れる。 このＯＲゲート１１８は一方の入力が共通の入力ライン
１５０に結合され、そして別の入力はＩＧＮ　ＯＲＥ　
７信号を所持づ゛るラインに結合される。 この０（くゲーｉ−の出力はシフトリンクの第２の行の
最下位ビット位置のシフトリンクの入ノコに結合される
。ＩＧＮＯＲＥ７信号はＧＲＣ翳１１ｆｉ［の第１のク
ロック１）゛イクルの量論！’ｌ！ｒｌＪであるので、
第２の行の最下位ビット位置のシフトリンクの入力に「
１」が強制されるであろう。 アレイのシフトリンクの各行はゲート１１８のようなＯ
Ｒゲートを在ツる。すべてのこれらのＯＲゲート、ずな
わらゲート１１９ないし１２５の出力は、次の行の最下
位ビット位置のシフトリンクの入力に結合され、そして
各ゲートは一方の入力がその行でＩ　Ｇ　Ｎ　ＯＲＩＥ
　ｆｆｉ号に結合され、そして別の入力はその行で共通
の入力ラインに結合される。こうして、いかなる数のｔ
’ｊ　ｂその行でＩＧＮ　ＯＲＥ信号を断定することに
よって、それらの最下位ピッ［・１シ置のシフトリンク
に論理［１１を強υ１することができる。同様に、いか
なる数の行も、透明にされるべき行で、それらの出力が
入力ゲートの入力に結合されているＯＲゲート１１０な
いし１１７に結合されるＩ　Ｇ　Ｎ　ＯＲＥ信号を断定
することによって、透明にされ１ｑる。 手元の特定の具体例では、ＩＧＮＯ１１１Ｅ７ないし［
ＧＮＯＲ［Ｅ５信号は第２１図の時間ライン５ないし７
で示されるＣ　ＲＣｉｔ　ｉの第１のクロックサイクル
の間に断定される。これは、アレイ６０の第１の３つの
行が透明になり、そしてＪべての論理「１」をシフトリ
ンクの第４の行のデータ入力に送ることを引き起こず。 こうして、ｃ　ｒｔ　ｃ針棒の第１のクロックサイクル
の間、ＣＲＣチェックビットはデータビットＤＩないし
Ｄ５を除いて第１の入力バイトＤＩないしＤＯのすべて
のビットで針環されるであろう。これが発生ずるのはプ
リセット「１」がｆ−タビットＤ７’ＪいしＤ５に結合
されるシフトリンクの行を介して直接に伝送されるから
で、ぞし゛てそのためデータビットＤ４に結合されるシ
フトリンクの行はそれがアレイの最初の行のように作用
する。ＣＲＣ計梓の第１のクロックサイクルが終了する
と、ＩＧＮＯＲＩＥ７ないしくＧＮＯＩ”（Ｅ５信＠は
不活性化され、そしてＣＲＣ計算は通常通りに進行する
。 この発明は好ましい実施例で説明されてきＩζが、当業
者はこの発明の精神および範囲から逸脱することな〈発
明を実施プるように働（であろう修正またはそれに代わ
るものを認めてもよい。そのようなすべての修正および
代用となるものはここに添付の特許請求の範囲の範囲内
に含まれることが意図される。

【図面の簡単な説明】

第１図はビットクロックを用いる直列フォーマットＣＲ
Ｃ針環ｉｌの１０ツク図である。 第２図は第１図の機械の論理図である。 第３図はそのＣＲＣビットが付加されＩζ典型的なデー
タメッヒージのためのデータフォーマットの図である。 第４図はバイトク【］ツクを用いた並列フォーマットＣ
１”（Ｃｌｆｉ械のための論理図ぐある。 第５図はＣＲＣバイト・を出・力するためにバイト幅の
出力バスを用いたＣＲＣ計陣針環好ましい実ＩＩＩ！ｉ
例のブロック図である。 第６図はマルチプレクサを通つＵ　（’、　ＲＣデータ
の各バイトに接続される１パイ１−幅の出力バスを用い
たＧＲＣ計算器の別の実施例のブロック図である。 第７図は、より低いオーダのＣＲＣバイトを出力のため
に最上位バイト位置にシフトすることを引き起こすため
にシフトリンクのアレイで用いられるＡＮＤゲートを示
す第５図の実施例の論理の論理図である。 第８図は、入力マルチプレクサを用いてすべて「１」で
検査合計レジスタをプリセットし、そしてｃ　ｒｔ　ｃ
　ｉｔｔ　輝の第１のクロックサイクルの前のり【〕ツ
クリ′イクルＣプリセット・するためのこの発明の実施
例の１１ＸＪツク図である。 第９図は、０「でゲートを用いてすべて「１」で検査台
Ｋｌレジスタをブリレットし、そしてＣＲＣ計篩針線１
のクロックサイクルでプリセットするためのこの発明の
直列入力データフォーマットの実施例のブロック図であ
る。 第１０図は、ＯＲゲートを用いてすべて「１」で検査合
計レジスタをプリセット１ノ、そしてＣＲＣ計粋針棒１
のクロックサイクルでプリセットするだめのこの発明の
並列入力データフォーマットの実施例のブロック図であ
る。 第１７図は、マルチブレクリを用いてすべて［１１で検
査合計レジスタをプリセット【）、そしてＣＲＣπｉ算
の第１のクロックサイクルでプ刀セットするためのこの
発明の直列入力データフォーマット実施例のブロック図
Ｃある。 第１２図１３１、マルチブレクリ゛を用いてすべて「１
」で検査合計レジスタをプリセラｔ−Ｌ／、そし−（Ｃ
ＲＣ計算の第１のクロックサイクルでプリセットするた
めのこの発明の並列入力データフォー７ツ［・実施例の
ブロック図である。 第１３図【よ、直列または並列のフォーマット人ツノデ
ータフォーマツ１−で第８図ないし第１２図の実施例と
、プリセットがＣＲＣ削惇の第１のクロックリ−イクル
に先行するクロックサイクルでなさ４するか、またはＣ
ＲＣ；ｉｔ　Ｆｌの第１のクロックサイクルの間になさ
れる実施例とのプリセット機能をＩｔ、Ｉｔ陣する制り
０信月のタイミング図である。 第１４Δ図および第１／ＩＢ図は、！ｌＩＩ型的む回路
網メツセージのデータパケットフォーマットを例示し、
そしてヘッダでＣＲＣｌ−１チエツクピツ１へを、そ；
）て全体のメツセージかまたはデータパケットのみでＯ
ＲＣＤチェックビットを計算ツる２つの異なる方法を例
示する。 第１５図は、第１４図に例示される方法のいずれかに従
つＴ　ＣＲＣｌ・１および０ＲＣＤチエツクビツトをＫ
Ｉ粋’Ｊるための１つの直列フォーマット入力データ実
施例を例示する。 第１６図は、第１４図に例示される方法のいずれかに従
ってＣＲＣＨおよび０ＲＣＤチエツクピツトを計算する
ための１つの並列フォーマット入力データ実施例を例示
する。 第１７図は、第１４図に例示される方法のいずれかに従
ってＣＦ＜　ＣＬｌ　１３よびＣＲＣＤチェックビット
を計算するための好ましい直列のフォーマット入力デー
タ実施例を例示する。 第１８図は、第１４図に例示される方法のいずれかに従
ってＣＲＣＨおよびＣＲＣＤチ］ニックビットを計算′
？＃るための好ましい並列フォーマット入力データ実施
例を例示する。 第１９図は、第１４図に例示される方法に従ってＣＲＣ
Ｈ，１５よびＣＲＣＤチェックビットを計算する際の第
１７図および第１８図の実施例を制■する制行ｌｌ　１
．Ｔｉ　Ｖｒのためのタイミングを例示する。 第２０図は、この発明の可変ビット境界特徴およびこの
発明のいくつかの他の特徴を含んだしのを例示する。 第２１図は、この発明の可変ピッＩ・境１Ｉ）ｉ１機能
の動作を例示する第２′０図の実施例のためのタイミン
グ図である。 図に占いて、３０は検査合計レジスタ、３２はアレイ、
３６はバス、４０　Ｉｌｊよび４２４よセグメント、４
４はマルチブレフナ、５０はインバータ、５６は７レイ
、６０はシフトリンク、６２．６４．６５．１１０，１
１１．１１２．１１３．１１４．１１５．１１６．１１
７．１１８．１１９．１２０．１２１．１２２．１２３
．１２４　ｄ３よび１２５はＩＪＩ　＋１！！的ＯＲゲ
ート、６６および６８は△Ｎ。 ゲート、７０は１バイト幅の出力バス、７４はバス、８
４は排他的ＯＲおよびシフトアレイ、８６はマルチブレ
クリ°、８８は３２ビット幅の出力バス、９０はバス、
９０．９１．９２および９３はＯＲゲート、９４．９５
．９６および９７はマルチブレクリ、９９はメツセージ
、１００はへＮＯゲート、１００はヘッダ、１０１はＣ
ＲＣｌ−１ビツト、１０２はデータバケツ１−１１０３
は０ＲＣＤ。 １０６番よスナップショットレジスタ、１０８シよマル
チブレクリす、１０９はプリセット手段、１１０はＣＲ
ＣＨ出力バス、１１８．１１９．１２０および１２１は
１バイト幅の出力バス、１１６はマルチプレクサ、１２
６は生データ入力、１３０および１３２はバス、１３８
．１４０および１４２はプリセット・ゲートである。 特二′１出願人　アドバンスト・マイクロ・ディバイシ
フ・インコーボレーテツド ○００■Ｏ■Ｏ

Claims (14)

【特許請求の範囲】
1. （１）すべて論理「１」の最初の状態を用いて複数個の
   ＣＲＣチェックビットを計算するための装置であって、
   その装置は計算が始まるときと同じクロックサイクルの
   間すべて論理「１」にプリセットされ得： 各々がデータ入力、データ出力およびクロック入力を有
   する複数個のメモリセルからなり、クロック入力は前記
   データ入力のいかなるデータも前記メモリセルにストア
   することを引起こすクロック信号を受取る、ＣＲＣ検査
   合計レジスタと；データ出力が前記ＣＲＣ検査合計レジ
   スタの前記データ入力に結合され、データ出力が前記Ｃ
   ＲＣ検査合計レジスタの前記データ出力に結合され、そ
   して生データ入力を有する計算手段とを含み、前記計算
   手段は前記ＣＲＣ検査合計レジスタから入力データを、
   そして前記生データ入力で生入力データを受取り、そし
   て予め定められた２進の数で前記生入力データを除算し
   、前記ＣＲＣチェックビットとして前記ＣＲＣ検査合計
   レジスタに前記除算の残りをストアするためのものであ
   って；さらに 入力および出力を有し、各前記入力が前記ＣＲＣ検査合
   計レジスタのデータ出力に結合され、各前記出力が前記
   計算手段のデータ入力に結合され、そしてＮＥＷ　ＰＲ
   ＥＳＥＴ信号を受取ると論理「１」が前記計算手段の各
   前記データ入力によって受取られることを強制するため
   のプリセット手段とを含む、装置。
2. （２）前記プリセット手段が複数個のＯＲゲートからな
   り、各ＯＲゲートは複数個のデータ入力およびデータ出
   力とを有し、前記ＣＲＣ検査合計レジスタの各データ出
   力はＯＲゲートの１つの入力に結合され、そして各ＯＲ
   ゲートは前記ＮＥＷ　ＰＲＥＳＥＴ信号に結合される別
   の入力を有し、そして前記ＯＲゲートの前記データ出力
   は前記計算手段の前記データ入力に結合される、特許請
   求の範囲第１項に記載の装置。
3. （３）前記プリセット手段は、一つの入力が前記ＣＲＣ
   検査合計レジスタの前記データ出力に結合され、そして
   前記ＣＲＣ検査合計レジスタからの前記データ出力の数
   とその数が等しい複数個の論理「１」のソースに結合す
   るための別の入力を有し、そしてデータ出力が前記計算
   手段の前記データ入力に結合され、前記論理「１」が前
   記マルチプレクサデータ出力に結合されるべきときを示
   すＰＲＥＳＥＴ　ＳＥＬＥＣＴ信号を受取るための選択
   入力を有するマルチプレクサである、特許請求の範囲第
   １項に記載の装置。
4. （４）前記計算手段は、入力が前記プリセット手段の前
   記出力に結合され、そして出力が前記ＣＲＣ検査合計レ
   ジスタの前記データ入力に結合されるが最上位ＣＲＣビ
   ットに向かって１ビット位置シフトされる、シフトリン
   クの行からなり、前記シフトリンクのいくつかは１つの
   入力が前記プリセット手段の出力に結合される排他的Ｏ
   Ｒゲートであり、前記ＣＲＣ検査合計レジスタの最上位
   ＣＲＣビットからの出力に結合される前記プリセット手
   段のデータ出力は入力データの直列の流れに結合するた
   めの別の入力を有し、そしてその出力がシフトリンクの
   前記行の各前記排他的ＯＲゲートの別の入力に結合され
   るデータ入力排他的ＯＲゲートの１つの入力に結合され
   る、特許請求の範囲第２項に記載の装置。
5. （５）前記計算手段は、入力が前記プリセット手段の前
   記出力に結合され、そして出力が前記ＣＲＣ検査合計レ
   ジスタの前記データ入力に結合されるが最上位ＣＲＣビ
   ットに向かって１ビット位置シフトされる、シフトリン
   クの行からなり、前記シフトリンクのいくつかは一つの
   入力が前記プリセット手段の出力に結合される排他的Ｏ
   Ｒゲートであって、前記ＣＲＣ検査合計レジスタの最上
   位ＣＲＣビットからの出力に結合される前記プリセット
   手段のデータ出力は入力データの直列の流れに結合する
   ための別の入力を有し、そして出力がシフトリンクの前
   記行の各前記排他的ＯＲゲートの別の入力に結合される
   データ入力排他的ＯＲゲートの１つの入力に結合される
   、特許請求の範囲第３項に記載の装置。
6. （６）前記計算手段は、各シフトリンクが入力および出
   力を有し、各入力データビットで１つの前記１行である
   複数個のシフトリンクの行を含み、そして各シフトリン
   クの行はその入力が、以前の行の次の最下位シフトリン
   クの出力に結合され、この場合各行の最下位シフトリン
   クがその入力が先行する行の最上位シフトリンクの出力
   に結合される場合を除き、そしてシフトリンクの第１の
   行は、前記ＯＲゲートがあたかもシフトリンクの先行す
   る行であるかのようにその入力が前記ＯＲゲートの前記
   データ出力に結合され、そしてシフトリンクの最後の行
   はそのデータ出力が前記ＣＲＣ検査合計レジスタの前記
   データ入力に結合され、そして予め定められたシフトリ
   ンクはそれらの入力ビットと予め定められた信号の間で
   排他的ＯＲ論理演算を行なうゲートである、特許請求の
   範囲第２項に記載の装置。
7. （７）前記シフトリンクの各前記行で予め定められた信
   号があり、そして各前記予め定められた信号は、前記Ｃ
   ＲＣビットの予め定められたものと入力データバイトか
   らのデータビットの間で予め定められた論理演算を行な
   う特定の行に対応する入力ゲートのデータ出力での出力
   信号である、特許請求の範囲第６項に記載の装置。
8. （８）第１の行に対応する入力ゲートが前記ＯＲゲート
   からの前記データ出力の最上位ビットと、もしデータが
   直列様式で入力されたなら到着するであろう第１のデー
   タビットとの間で排他的ＯＲ論理演算を行なうゲートで
   あり、そして前記第２の行に対応する入力ゲートが前記
   ＯＲゲートからのデータ出力の次の最上位ビットと、も
   し前記入力データが直列の様式で入力されたなら到着す
   るであろう第２のビットとの間で排他的ＯＲ演算を行な
   うゲートであり、前記シフトリンクの各行で以下同様で
   ある、特許請求の範囲第７項に記載の装置。
9. （９）前記計算手段が各シフトリンクが入力と出力を有
   し、各入力データビットで１つの前記行である複数個の
   シフトリンクの行を含み、そして各シフトリンクの行は
   その入力が以前の行の次の最下位シフトリンクの出力に
   結合されるが、この場合各行の最下位シフトリンクのそ
   の入力が先行する行の最上位シフトリンクの出力に結合
   している場合は除き、そして第１の行は前記マルチプレ
   クサがあたもシフトリンクの先行する行であるかのよう
   に前記マルチプレクサの前記データ出力にその入力が結
   合され、そしてシフトリンクの最後の行はそのデータ出
   力が前記ＣＲＣ検査合計レジスタの前記データ入力に結
   合され、そして予め定められたシフトリンクはそれらの
   入力ビットと予め定められた信号の間で排他的ＯＲ演算
   を行なうゲートである、特許請求の範囲第３項に記載の
   装置。
10. （１０）前記シフトリンクの各前記行に予め定められた
    信号があり、そして各前記予め定められた信号は、前記
    ＣＲＣビットの予め定められたものと前記入力データの
    バイトからのデータビットとの間で予め定められた論理
    演算を行なう特定の行に対応する入力ゲートのデータ出
    力での出力信号である、特許請求の範囲第９項に記載の
    装置。
11. （１１）第１の行に対応する入力ゲートが前記マルチプ
    レクサからの前記データ出力の最上位ビットと、もし前
    記入力データが直列様式で入力されたなら到着するであ
    ろう第１のデータビットとの間で排他的ＯＲ論理演算を
    行なうゲートであり、そして第２の行に対応する入力ゲ
    ートが前記マルチプレクサからのデータ出力の次の最上
    位ビットと、もし前記入力データが直列様式での入力さ
    れたなら到着するであろう第２のビットとの間で排他的
    ＯＲ演算を行なうゲートであり、前記シフトリンクの各
    行で以下同様である、特許請求の範囲第１０項に記載の
    装置。
12. （１２）すベて論理「１」の最初の状態を用いて複数個
    のＣＲＣチェックビットを計算するための装置であって
    、その装置は計算が始まるときと同じクロックサイクル
    の間すべて論理「１」にプリセットされ得： バイトクロック入力でバイトクロック信号を受取ると複
    数個の入力で存在する複数個のビットのデータをストア
    し、そして複数個のデータ出力でストアされたデータを
    提示するための第１の手段と； 前記データ出力でデータを受取り、そしてそのとき前記
    データ出力は論理「１」状態に強制されるＮＥＷ　ＰＲ
    ＥＳＥＴ信号が予め定められた論理状態であるときを除
    いて、それを複数個のデータ出力に送るための第２の手
    段と； 前記第２の手段からデータを受取り、そして予め定めら
    れた様式で予め定められたビットをシフトし、一方予め
    定められた信号で予め定められたシフトの間、予め定め
    られたビットの間で排他的ＯＲ演算を行なうための第３
    の手段とを含む、装置。
13. （１３）すべて論理「１」の最初の状態を用いて複数個
    のＣＲＣチェックビットを計算するための装置であって
    、その装置は計算が始まるときと同じクロックサイクル
    の間すべて論理「１」にプリセットされ得： 各々がデータ入力、データ出力およびバイトクロック入
    力を有する複数個のメモリセルからなり、データの１バ
    イトが直列フォーマットで到着するのにかかる時間と等
    しい予め定められた間隔でクロック信号を受取るための
    ＣＲＣ検査合計レジスタと； 複数個のＯＲゲートとを含み、各ＯＲゲートは複数個の
    データ入力とデータ出力とを有し、前記ＣＲＣ検査合計
    レジスタの各データ出力は前記ＯＲゲートの入力に結合
    され、そして各ＯＲゲートはＣＲＣ計算が始まるべきと
    き第１のクロックサイクルの間論理「１」となるＮＥＷ
    　ＰＲＥＳＥＴ信号に結合される別の入力を有し； シフトリンクの複数個の行を含み、各シフトリンクは各
    入力データビットで１つの前記行となり、入力および出
    力を有し、そして各シフトリンクの行はその入力が前の
    行の次の最下位シフトリンクの出力に結合され、この場
    合その入力が先行する行の最上位シフトリンクの出力に
    結合される各行の最下位シフトリンクは除き、そして第
    １の行は前記ＯＲゲートがあたかもシフトリンクの先行
    する行であったかのように前記ＯＲゲートの前記データ
    出力に結合され、そしてシフトリンクの最後の行はその
    データ出力が前記ＣＲＣ検査合計レジスタの前記データ
    入力に結合され、そして予め定められたシフトリンクは
    それらの入力ビットと予め定められた信号の間で排他的
    ＯＲ論理演算を行なうゲートであり、そして前記シフト
    リンクの各前記行で予め定められた信号があり、各前記
    予め定められた信号はその特定の行に対応する入力ゲー
    トのデータ出力での出力信号であり、そして第１の行に
    対応する入力ゲートは前記ＯＲゲートからの前記データ
    出力の最上位ビットと、もしデータが直列の様式での入
    力だったならば到着するであろう第１のデータビットと
    の間で排他的ＯＲ論理演算を行なうゲートであり、そし
    て第２の行に対応する入力ゲートは前記ＯＲゲートから
    のデータ出力の次の最上位ビットと、もし前記入力デー
    タが直列様式での入力であったならば到着するであろう
    第２のビットとの間で排他的ＯＲ演算を行なうゲートで
    あり、前記シフトリンクの各行で以下同様にある、装置
    。
14. （１４）ＣＲＣ検査合計レジスタと計算回路とを有する
    ＣＲＣチェックビットを計算するためのＣＲＣチェック
    ビット計算装置をプリセットする方法であって、 ＣＲＣチェックビット計算の間前記ＣＲＣ検査合計レジ
    スタに通常通りにストアされたデータを前記計算回路に
    伝達する段階と；さらに ＣＲＣ計算の第１のクロックサイクルの間前記計算手段
    に入るすべてのデータが予め定められた論理状態に強制
    される段階とを含む、方法。