JPS603653B2 - 内部プログラム式データ処理装置 - Google Patents

Description

【発明の詳細な説明】 発明分野 この発明は一般的には計算機システム、特にデータ・ベ
ース・オペレーション領域の改良されたディジタル計算
機に関する。

従来技術の説明 電子計算機は主として真空管によって特徴づけられる第
１世代のハードウェアから、。

トランジスタによって特徴づけられる第２世代のハード
ウェアに、そして集積回路によって主として特徴づけら
れる第３世代のハードウェアに成長してきた。これらの
異る世代のハードウェアと共に異る世代のソフトウェア
があり、その第１の世代のソフトウェアは機械語、アッ
センブラ、サブ・ルーチンによって主として特徴づけら
れ、第２世代のソフトウェアは高レベル言語、モニタ、
マイクロアッセンブラによって特徴づけられる。第３世
代のソフトウエアはオベレーテイングシステム、オンラ
イン・リアル・タイム・システム、マルチプログラミン
グ・システム、及びデータ・ベース管理システムによっ
て特徴づけられる。第１世代のソフトウェアと組み合わ
された第１世代のハードウェア、及び第２世代のソフト
ウェアと組み合わされた第２世代のハードウェアは、ジ
ョブが主として直列に解釈実行されるバッチ処理の方に
向けられていた。

さらに、第３世代のハードウエア／ソフトウエア・シス
テムはまたバッチ処理に向けられている。しかしながら
、マルチプログラミングの出現のため、いくつかのジョ
ブは直列よりも並列に解釈実行され、入力情報が発生す
るとき処理のためにそれを受け取らせる。第４世代のシ
ステムは、広いプロセッサ応用が可能な回線制御システ
ムとして典形的には分類され、かつまた主としてバッチ
・プログラムよりもむしろ伝送データによって動作させ
られ（すなわち、システム制御は主としてオペレータ動
作によるよりも入力によって確立する）、そしてここで
情報の提出はリアル・タイムで一般的になされる。コン
ピュータシステムの上述の世代の進展において、主要な
要求は計算機システムのデータ・ベースの効果的アクセ
ス・メソッドを開発することだった。

システム・データ・ベースの開発において、最初は多く
の異るデータ・ベースが各用途のために発展した。デー
タ・ベースのこの多くの発展の結果、過度の記憶装置要
求及び余分なデータ記憶が生じるという問題が起こり、
そしてそれはある個所では正しく、かつ別の個所では不
正確に異る時間に更新される余分なデータを有すること
により、その問題をさらに悪化させる。システムの多く
のデータ・ベースを一つのデータ・ベースに集積するこ
とにより、これらの問題を解決する処置がなされた。ハ
ネウエル・ィンテグレーテッド・データ・ストア（ｍＳ
）はこれらの問題を緩和するために設計されたシステム
の一例であった。このｍＳは、例えばこの発明の制御シ
ステムによるデータベースの関連データの読みこみ書き
出しのため内部監査手順及び給与計算手順に使用するこ
とのできる一つの中央データベースから成る。この中央
集積データ・ベースにおいて、いくつかの機能的要求に
共通な情報を記述する単一の記録がある。例えば、在庫
管理及び内部監査では倉庫内の任意の部品の数を読みこ
み書き出すであろう。集積データベースを用いる効果的
な技術は常に改善されるソフトウェア技術によって発展
した。

このセットの概念は記録間の関係を基礎にして集積デー
タ・ベースの記録を読みこみ書き出す技術である。典型
的関係は例えば製造部門のような特別の部門の全従業員
である。製造部門はオーナー記録と呼ばれるものによっ
て記述され、かつその部門の従業員はメンバー記録と呼
ばれるものによって記述される。その部門のメンバーの
ような関係を記述するセットはそのときオーナー記録を
通して読みこみ書き出され、そしてそれはソフトウェア
によって全てのメンバー記録を得、このように例えばこ
の部門の全ての従業員をプリントする。この段階の開発
において、ＩＤＳは上述した真のデータ問題のいくつか
、すなわち異るデータ・ベースの冗長データ及び最新の
多重記録複写問題を解決した。

この問題は単一の記録によって解決され、それ故それは
データ記録装置サイズを減少させ、かつ単一データ複写
を可能にした。データ・ベースを用いるときの別の問題
は依然として実行領域に残る。このセットの概念は計算
機を利用する新しい技術を表わし、これらの新しい技術
を助ける現在の中央プロセッサに存在する特殊ハードウ
ェア命令はなかった。結果として、このセットの第１の
メンバーを見つけるようなセットの動作が、加算、ロー
ド、ストア等の一連の標準機械命令を通してソフトウェ
アで実施される。この結果は、むしろ簡単なセット及び
他のセットの動作のために命令実行が長くなった。必要
なのは、命令実行時間及び他のシステム実行パラメータ
に関して、セットの動作及び効率的なデータ・ベース・
システムを用いる集積データ技術ですでに解決されたよ
うな伝統的データ問題を解決したデータ・ベース・シス
テムであった。

この特殊ハードウェア／ファームウェア支持命令を達成
するために、このセットの動作が加わることが必要だっ
た。たとえば、データ・ベース・ページの次の有効記録
を見つけるための一つの命令は伝統的機械において同じ
動作を実行するのに要求される一連の１０〜２の祭準機
械命令よりもずっと少し・時間で実行される。発明の目
的 この発明の主な目的は、改良された汎用ディジタル計算
機を提供することである。

この発明の別の目的は、データベース管理動作の性能が
よくなった改良された汎用ディジタル計算機を提供する
ことである。

この発明の別の目的は、メンバー記録のオーナー記録の
データベース記録を１個又は複数個のレジスタにロード
するハードウェア／ファームウエア命令を提供すること
である。

この発明のＢＵの目的は、利用者及びオペレーティング
・システムのプログラムに於ける命令の数を減らすこと
である。

発明の概要 前述の目的が、この発明の１実施例では、メンバー記録
のオーナ・ポィンタを、ベース・レジス夕ＢＲと一緒に
なって呼出すことが出来るセット記述子を取出して来る
一連のハードウェアノフアームウェア実現形命令を提供
することによって達成される。

オーナ・ポィンタが、そのポィンタの種類に従って、セ
グメントアドレスに変換され、その後、セグメントアド
レスがベース・レジス夕ＢＲにロードされる。ポインタ
がデータベース型記録の一部分である場合、ポィンタが
インデックス・レジスタにもロードされる。この発明に
特有な新規な特徴は特許請求の範囲に具体的に記載され
ているが、この発明の構成、作用、並びにその他の目的
及び利点は、以下図面について説明する所から最もよく
理解されよう。

１ 概論 Ａ 開示の範囲及び編制 大規模計算機にロードされていないデータ・ベース命令
に使用される環境は必然的に複雑になり、かつ奥形的に
はハネウエル・シリーズ６鷹十算機に見られる。

さらに、この発明の教えの完全な理解は、このような装
置が存在する環境を読者が熟知しているときにのみ得ら
れる。このため、この発明の原理が有利に利用される型
式の典形的大規模データ処理システムの一般的構成を少
くとも簡単に調査することが望ま−しい。また、この発
明の基本的概念をまず確立し、理解することが望ましい
。データ・ベース・セットの概念は、計算機歴史の大部
分で、主としてプログラミングにおいて共通に使用され
てきたいくつかの技術（テーブル、リスト、チエイン、
リング、フアイル、フイールドァレィ）を統合する。（
この概念はデータ構成セットがその名前とその特性の多
くを得る−股的数学的セット概念の限定である。この開
示において、“セット”という用語は常にデータ構成内
で使用され、数学的な意味ではない）。多くのシステム
はこのセットの概念を支持するがしかしソフトウェアに
おいてのみである。

データベース管理領域で、ハネウエル・ィンテグレ−テ
ツド・データ・ストア（ＩＤＳ）システムはこのセット
の概念を始めて広く使用して、複雑な製造及び銀行業務
問題を処理した。ＩＤＳはチェィン（リング）型のセッ
トのインプレメンテーションを使用する。これらの基本
的概念はハードウェア／ファームウェアで実施され、か
つ現存する機械内に組み合わされて新しい、改良された
ディジタル計算機を提供する。セットは、自然界対象物
を近似するデータ構成を築き、かつ記憶する必要のある
３つの補足的概念（記録、フィールド、セット）の一つ
である。

もし自然界が、存在する実体、それらを説明する特質、
及びそれらに関連する関係に関して考えられるならば、
そのとき等価な情報システム概念はそれぞれ記録、フィ
ールド、及びセットである。学校環境から取られた簡単
な例において、実体は先生と子供である。先生の特質の
いくつかは“名前”、“学年”、及び“教室”である。
子供の特質のいくつかは“名前”、“年令”、“父兄の
名前”である。先生と子供の間に関係が存在する。この
自然界環境の情報システム・モデルにおいて、２つの類
の記録（一方は先生のため、もう一方は子供のため）が
生じるであろう。各先生の記録において、先生の名前を
記憶するフィールド、学年のための別のフィールド、教
室番号のための別のフィールドがある。各子供の記録は
子供の名前のためのファイル、彼の年令のための別のフ
ァイル、及び彼の父兄の名前の別のファイルを有する。
情報システムはセット概念を実行するように選択された
いくつかの方法のうちのひとつで先生の記録に子供の記
録を結びつけることができる。これは、彼らの先生の記
録がファイルに配列されたのち全ての子供の記録を物理
的に置くことによってなされる。これはテーブルもしく
は記録アレイと呼ばれる。この実施例はセット概念のチ
ェィン（リング）インプレメンテーション技術を組み合
わせる。この形式において、オーナー記録は第一のメン
バー記録へのポィンタを含む。次に、各メンバー記録は
次のメンバー記録へのポィンタを含む、この組の最後の
メンバー記録はオーナー記録にもどるポィンタを含む。
以前の記録のアドレスを保持する追加のポィンタフイー
ルド及び多分メンバー記録のためのオーナー記録へのポ
ィンタを有するオーナーと全てのメンバー記録あるいは
オーナー記録を供給する変形が許される。このように説
明されたデータ構成のセットの概念は数学的セット概念
の精製である。

すなわちデータ構成セットにおいてセット定義は“オー
ナー”ロールの例に具体化される。セット・メンバーは
“メンバー”ロールの例に具体化される。記録は同時に
異なるセットのオーナー及びメンバーのような多くのロ
−ルを有する。この特性により実世界の複雑さを模する
複雑な構成が形成され、処理される。数学的セット概念
のこの精製において、オーナーからメンバーにあるいは
任意のメンバーからオーナーに可逆的に進み、セット定
義を再確立することができる。データ構成セットにとっ
て、セット定義はオーナー記録内のあるフィールドの値
に通常基いており、他方このセットのメンバーは潜在メ
ンバー記録内の等価なフィールドの匹敵値により計算機
内に再確立される。

この匹敵データを保持するメンバー記録からこのフィー
ルドを除くことにより、かつ再組み立てのためにオーナ
ー記録に依存して、この現象はいよいよ有利に利用され
る。上述の学校の例において、先生は、先生／子供セッ
トの“オーナー”の役割を有する。この例を拡張するた
めに、我々は、大部分の学校において先生と子供の関係
は、子供が異なる学科のために異なる先生につくとき単
純な関係ではなく（１：ｎ）、むしろ複雑な関係（ｍ：
ｎ）であるということを認める。先生、子供の複雑な関
係は新しい関係の実体、生徒、及び二つの単純な関係、
すなわち先生：生徒と子供：生徒に変換される。先生は
クラスの生徒として多くの子供を持ち、かつ生徒として
、子供は多くの先生を持つ。新しい“生徒”実体は、一
つの関係の実体を説明しかつ別のものと区別するのに役
立つ特質“学科”と“時間”を有する。子供はいくつか
の学科に対して同じ先生を持つ。データ構成セット概念
は四つの基本的特性を持つ。１ １セットはオーナーロ
ールに１つ、ただ１っ、そして常に１つの記緩を持つ。

２ １セットはメンバーロールにゼロ、１あるいはそれ
以上の記録を持ち、かつその数は時間と共に変化する。

３ 任意の記録は同時にゼロ、１、あるいはそれ以上の
セットのオーナーである。４ 任意の記録は同時にゼロ
、１、あるいはそれ以上のセットのメンバーであり、こ
のように同時にいくつかのオーナー記録によって所持さ
れる。

各記録は特別のセットのメンバーとして１回だけ現われ
る。メンバーロールはオーナーロールと抵触しない。“
次の”と“以前の”の概念は記憶プログラム計算機で解
く問題に基づく手続上のァルゴリズムにとって重要な概
念である。

一時に１つの記録を処理する手続上の限界に加えて、も
しセット内のメンバー記録が前もって定義されたデータ
値の規則正しい順序もしくは時間挿入の規則正しい順序
でそれに伝えることができるならば、アルゴリズムは重
要な簡単にされた影響がある。ＦＩＦ○（先入れ先出し
）、あるいはＬＩＦ○（後入れ先出し）。“最初”と“
最後”の概念はデータァルゴリズムの反複命令実行を開
始しかつ停止させるのに重要である。このようにセット
内のメンバーの順序はセットの合理的処理に欠くことが
できない。ファイル内のセットに記録を組み合わせるこ
との主要な目的は、自然界関係を模することと、ある特
別の関係を表わすファイル内の選択された記録を読みこ
み書き出すのを助けることである。セット・アクセス・
メソッドが表１に敷せられている。表１ アクセスメソッド ダイレクト・アクセス・メソッド −記録を回収 データキー・アクセス・メソッド −記録を回収 セット・オーナー・アクセス・メソッド 一記録を回収 セット・メンバー・アクセス・メソッド くり返し使用、すなわちセットの各メンバーを回収ファ
イル逐次アクセス・メソッドくり返し使用、すなわちフ
ァイル内の各記録を回収最初の４つのアクセス・メソッ
ドはトランザクション及びインクワィアリ処理において
主として使用され、そして特別の実体、関連した群の実
体の記録された状態を決定し、あるいはそれらの記録さ
れた状態を更新する必要がある。

ファイル逐次アクセス・メソッドは主として周期的にバ
ッチファイルを更新するため、そして報告をもたらすた
めに使用される。必要な場合、５つの全てのメソッドに
よって同じ記録を呼び出すことは可能である。同様に、
特別の結果を達成するためにこれらのアクセス・メソッ
ドを組み合わせて使用することが可能である。上述の例
によると、先生の記録はデータキー・アクセス・メンツ
ドもこよって回収し、かつ生徒の全ての記録はセット・
メンバー・アクセス・メソッドによって回収できる。各
生徒の記録に対して、子供の記録はセット・オーナー・
アクセス・メソッドによって回収される。次に、回収は
子供の記録に対してデータ・キー・アクセスによって開
始され、それから子供の全ての記録、そして先生の記録
を呼び出す。セットから得られる基本的回収機会は下の
表０で与えられる。表○ 回収機会 与えられ アクセス・ るもの メソッド 決 定 オーナー セット 第１のメンバーもしくはから
のセット通オ−ナ− 知 セット 第１のメンバーもし くは引き出しセット オーナー 通知 セット・ 最後のメンバーもし メンバー 〈はからのセット適 任敵 知 セット・ 次のメンバーもしく メンバ− メンバー は最後のセット通印任意
の セット・ 以前のメンバーもしメンバー
〆ンバー くは第１のセット通知任意の セッ
ト・ セットのオーナーメンバー オーナーセット
に適用する具体的オペレーションのひと組がある。

これらはよく知られている記録及びフィールドの基本的
オペレーションに補足的なものである。セットの基本的
オペレーションの収集及び記録とフィールドの補足基本
的オペレーションは、ユーザーが、彼の従事しているデ
ータを呼び出し、変化させ、移動させ、削除等を行うハ
ードウェア／ファームウェアのプリミティブを有する処
理装置として知られているものを構成する。このプリミ
ティブ（すなわちハードウェア／ファームウェア命令）
は、フィールド（すなわちデータ項目）、記録、セット
、及び手順論理制御に関するオペレーションに細分化す
ることができる。ハードウェア／ファームウェア命令の
次の群はフィールド内のデータを処理する。オペレーシ
ョンを実行するために必要なフィールド記述情報（例え
ばサイズ、位置、記録状態）はそのオペレーションと関
連したデータ記述装置の役割として記憶される。この群
に含まれるオペレーションは、例えば桁送り、比較、寄
せ集め、加算、減算、乗算、及び除算である。ハードウ
ェア／ファームウェア命令の次の群はデータのダイレク
トアクセスと直列アクセスの両方の処理をする。

これらはデータ記録、その次の回収、変形、テスト、破
壊をする。記録ファームウェア／ハードウェア命令は記
録をつくり、記録を破壊し、直接記録を見つけ、直列記
録を見つけ、記録タイプをテストすることである。セッ
ト・ハードウェア／ファームウェア命令の次の群は普通
のデータ処理の本質及び高等データベース及び通信情報
管理システムのビルディングブロックをなす。

それらはセットの創造呼び出し、処理及びテストをする
。ハードウェア／ファームウェア命令は記録を挿入し、
記録を取り除き、関連した記録を見つけ、（１番を見つ
け、最後を見つけ、次を見つけ、以前を見つけ、１番目
を見つけ）、オーナー記録を見つけ、からのセットをテ
ストし、挿入されたメンバーをテストし、オーナー記録
を開始し、メンバー記録を開始することである。次の群
のベースレジスタハードウェア／ファームウェア命令は
データベースアクセスに関する現在のプロセス状態を決
定しかつ変化させる。

ハ一ドウェア命令はベースレジスタの記憶を取り除き、
ベースレジスタとべ‐スレジスタに記憶させる前述の“
見つけ”命令を取り消すことである。適用デー夕べ−ス
の記録を組織しかつ呼び出すのに使用されると共に、セ
ットはまた非常に多様なシステムソフトウェア領域で使
用される。システムソフトウェア領域のリストは下記に
図表化され、いくつかの使用法がセット概念領域にそれ
ぞれ列挙される。このリストは明白な使用法を例示する
が完全なものではない。１ デー夕べ−スシステム ａ インデックス構成（逐次インデックスとランダムイ
ンデックス）ｂ データ記述構成 ｃ 共有アクセス制御リスト ｄ プロセス応答度構成 ２ フアイルシステム ａ カタログ構成 ｂ アクセス権制御 ３ メッセージ・システム ａ 郵便箱インデックス構成 ｂ 待ち行列・メッセージ ｃ マルチェレメントメッセージ呼び出し４ プログラ
ムシステム ａ 制御プログラム・ライブラリー ｂ テキスト編集 ｃ プログラム制御構成 ｄ 記号参照と記号定義の結合構成 ｅ 編成翻訳のための中間プログラム形状５ オベレー
テイング・システム ａ ジョブの待ち行列 ｂリソース・アロケーシヨン・テーフル ｃ デツドリ、ェンブレィス検出 ｄ イベントを待つプロセスの待ち行列 （１／０完成、タイマー） ｅ 発信待ち合わせ １ 一般的吟味 この発明は典型的にはオペレーティングシステムによっ
て統合され、後述されるハードウェアシステム環境にお
いて動作する。

第１図を参照すると、サブシステムは、プロセス・サブ
システム１０１、記憶サブシステム１０２、及び１以上
３２までの周辺サブシステム１０３である。プロセッサ
・サブシステムは中央処理ユニット（ＣＰＵ）１０４、
と４つまでの入力／出力制御ユニット（ＩＯＣ）１０５
である。各周辺サブシステムは周辺制御ユニット（ＰＣ
Ｕ）１０６、多数の装置アダプタ（ＤＡ）１０７、及び
２５６までの周辺１／０装置１０８から成る。記憶サブ
システム１０２は、それぞれ３２〜５１２キロバィトの
１〜４つの半導体メモリモジュールから成る。
Ｚプロセッサ／サブシステム１０１
において、ＣＰＵはこのシステムの基本処理オペレーシ
ョンを実行し、メモリ１０２とのインターフェイスを示
す。ＩＯＣＩ０５は記憶サブシステム１０２と周辺装置
１０６との間の全ての情報交換をＺ制御する。Ａ 中央
処理ユニット ＣＰＵは、主メモリ・シンクロナイザ１０９、バッファ
ストア１１０、計算ユニット１１１を構成する種々の素
子、及び選択ェミュレータ１１２を含む。

主メモリ・シンクロナィザ１０９は、計算ユニット１１
１、バッファ・ストア１ １０、及びＩＯＣＩＯ９の間
で主メモＩＪを使用するための衝突を解決する。衝突は
優先権を基本にして解決される。すなわちＩＯＣは最高
の優先権を持ち、次に（計算ユニットからの）メモリ書
き込み、それから（バッファ・ユニットへの）メモリ読
み出しと続く。

主ＣＰＵはまた主メモリアドレス指定を制御するアドレ
ス制御ユニットＡＣＵ１３１と、主メモリの最も最近使
用されたアドレスを記憶するために使用される連想メモ
リＡＳ１３２を含む。バッファ・ストア１１０は、主メ
モリの選択された領域を再生し、かつ計算ユニット１１
１とのインターフェイスを形成して平均〆モリ呼出時間
を減少させる小さな高速バッファ・メモリである。各メ
モリ読み出しの間、バッファ・ストアと主メモリが呼び
出される。命令取り出しされる情報がすでにバッファ・
ストアにあるならば、主メモリ読み出しは終わり、情報
はバッファ・ストアから命令取り出しされる。さもなけ
れば、主メモリ１０２が読み出される。これが・ なさ
れる毎に、ＣＰＵは必要な情報を含む３２バイトを取り
出す。この情報は未釆のメモリ・レフアレンスのために
バツフア・ストア内に残る。

バッファ・ストアはソフトウェアに対して透明であるの
で、任意の瞬間に計算機を制御するプログラムは、それ
が処理する情報が、バッファ・ストアあるいは主メモリ
のどちらから命令取り出しされたかを決定することがで
きない。計算ユニット１１１はＣＰＵ内の全てのデータ
処理及びアドレス発生をなす。

計算ユニット内の奥形的制御ストア１３０（Ｐｒｅｎｔ
ｉｃｅＨａｌｌ、Ｉｎｃ．のＳａｍｉｒＳ．日聡ｓｏｎ
による名称がＭｉｃｒｏｐｒｏｇｒａｍｉｎｇである本
のＰｒｉｎｃｉｐｌｅｓａｎｄＰｒａｃｔｉｃｅｓを参
照のこと）はこのシステムを開始させ、ＣＰＵＩ０４と
ＩＯＣＩ０５を制御し、命令セットを解読するファーム
ウェアを含む。制御ストアは選択的に科学命令、テスト
ルーチン、エミユレー夕・パッケージ、あるいはプロセ
ッサ・サブシステムの能力を伸ばす特殊目的の特徴を形
成する。選択的に、ＣＰＵはこのシステム以外のシステ
ムのエミュレーションを形成する。

ェミユレータ１１２はフアームウエア、ソフトウェア、
及びある場合にはハードワェアの構成要素である。Ｂ
入力−出力制御ユニット プロセッサ・サブシステムのＩＯＣＩ０５部分は任意の
周辺サブシステム１０３と記憶サブシステム１０２の間
にデータ通路を形成する。

この通路は周辺指令制御装置を開始させ、データ伝達を
生じさせる。

ＩＯＣは典形的に３２までのチャンネル制御ユニット（
図示されず）を処理する。Ｃ 周辺サブシステム 第１図の周辺サブシステム１０３におい て、ＰＣＵＩ０６は、１ノ○オペレーションの間１／０
装置１０８を制御することによりＣＰＵＩ０４のロード
を救援する独立マイクロプログラミング・プロセッサで
ある。

ＰＣＵはこれをチャンネルプログラムに含まれる実行命
令によってなされる。

このプログラムはＰＣＵで実行される代数、論理、伝達
、桁送り、及び分岐オペレーションを生じる。

各制御装置の種類に従っていくつかの種類のＰＣＵがあ
る。すなわちユニット記録、集中（ディスク）記憶装置
、磁気テープ、通信等である。装置アダプタ１０７は各
ＰＣＵとそれぞれを制御する装置の間で伝達の媒介をす
る。

各々は特別の型式の装置との通信を実施するのに必要な
ファームウェア及び論理装置を含む。

この型式に従って、ＤＡＩ０７は１〜数個の装置を制御
する。周辺サブシステム１０３によってなされる主要な
機能は次の様である。

Ｉ ＣＰＵ命令を一連の周辺装置に変換する。

２ ＣＰＵもしくは適切な周辺装置によって必要とされ
る形にデータをパックし、かつアンパツクする。

３ サブシステム及びその制御のもとにある装置の状態
をＣＰＵに通知したままに保持する。

４ エラー及び回復手順を独立して開始し、かつ処理す
る。

５ 関連周辺プロセッサの装置共有能力を乱すことなく
、装置のオンライン診断を可能にする。

ＰＣＵはそれに取り付けられた装置間の主２メモリの衝
突を解決するが、ＩＯＣはＰＣＵ間の衝突を解決する。

Ｄ 記憶サブシステム各メモリ・モジュール１−４は４
あるいは８バイトの中である。

モジュール数、それら３のサイズ、及びデータ通路中は
計算機の大きさに従って変化する。メモリ・モジュール
は、４つのモジュールが順次呼び出されるように４重に
インターリープされる（モジュール１は第１の８バイト
を含み、モジュール２３は第２の８バイトを含む等であ
る）。

このインターリーブは主メモリを呼び出すときの衝突数
を減らし、それによって平均〆モリ呼出時間を減らす。
メモ川ま故障の場合に再配列することができる。すなわ
ちモジュール内の４メモリ・ブロックは隣接アドレツシ
ングを壊すことなく除去される。主メモリ１０２は、酸
化金属半導体 （ＭＯＳ）チップの形をした容量記憶媒体から成る。

この媒体は情報を維持するため、リフレツシュすること
を原則にして動作する。各メモリ位置は典形的には、少
くとも２ミリ秒毎に１回りフレッシュされ、すなわちリ
フレツシュタイミングとメモリ呼び出しの間にほとんど
衝突は生じないように設計される（衝突の場合に、リフ
レッシュすることが優先する）。主メモリで始まる領域
はハードウェアとファームウェアのために指定されてい
る。

この領域の上限は、システムソフトウェアに明らかな境
界アドレスレジスタ（後述されるＢＡＲ）の内容によっ
て限定される。

ＢＡＲ内容はシステム開始時間に設定される。ＢＡＲ内
に指定されたアドレス以下のメモリ領域は、周辺サブシ
ステムの構成を限定するＩＯＣテーフル、ＣＰＵを制御
するファームウェア、あるいはエミュレーション用のマ
イクロプログラムとテーブルを含むことができる。

ＢＡＲ内に指定されたアドレス以下の領域のサイズはシ
ステム構成に左右される。マイクロプログラムが主メモ
リにあるか、あるいは制御ストアにあるかどうかはシス
テム構成及びシステムの応用動作に左右される。２ 基
本的機械構成 このハードウェアで利用される典形的には３つの基本デ
ータ構成がある。

すなわちデータ・フオーマットソフトウェア可視レジス
タ、及び命令フオーマツトである。Ａ データ・フォー
マット 情報は８並列ビットの倍数でＣＰＵとメモリ間で伝達さ
れる。

情報の各８ビットユニットはバイトと呼ばれる。パリテ
ィあるいはエラー訂正データがまたデータと共に伝達さ
れるが、ソフトウェアには影響されない。それ故、この
明細書において、データという用語はそれに関連したパ
リティあるいはエラー訂正データを除外する。Ｂ ／ゞ
イト バイト内のビットは左から右に０〜７の番号がつけられ
る。

バイトは別々に、あるいはグループで処理される。２バ
イトは半語を、４バイトは１語を、８バイトは２語を、
そして１０ミィトは４語を構成する。

命令を含む全てのデータに基本的フオーマツトがある。
Ｃ データ表示 全てのデータは２進形であるが、２進、１０進、あるい
は文字数字式に解釈される。

データビットは、ＩＱ隼符号化２進データとして、４つ
の群で解釈される。すなわち８は文字数字式に、１６〜
６４は２進数字として解釈される。後者は２進概念にお
いて、符号化、固定もしくは浮動小数点数として解釈さ
れる。２語までの隣接ビットの任意の数はまたストリン
グとして処理される。

文字数字式字の絹は、ＥＢＣＤＩＣで表わされる。

ＡＳＣＩＩは別の交換コードとして支持される。Ｄ ／
ゞイト・アドレス 主メモリのバイト位置はゼロで始まる連続番号がつけら
れる。

各番号はバイトのアドレスである。一群の連続バイトは
、もし群内の左のバイトのアドレスがそれぞれ２、４、
８あるいは１６の倍数であるならば、半語、１語、２語
あるいは４語整列しているといわれる。半語、１語、２
語、あるいは４語がこのように整列しているときはいつ
でも、そのユニットはそのアドレスから命令取り出しさ
れる。主メモＩＪのデータの位置は、アドレス展開の間
、間接的に呼び出されるデータ記述子によって指定され
る。（発明の名称が“分解アドレス展開”でこの出願と
同じ該受人に譲渡された米国特許第３９紙０９６号を参
照のこと）Ｅ 可視レジスタ 第１図のＣＰＵＩ０４には３３のユーザ可視レジスタが
あり、その内容はＣＰＵの状態を集合的に限定する。

４つの型式がある（第２図参照）。

１ 汎用レジスタ ２ ベースレジスタ ３ 科学レジスタ ４ 種々雑多なしジスタ Ｆ 汎用レジスタ 第２図の汎用レジスタ（ＧＲ）２０１は固定小数点２進
数及びビットストリングを処理するために使用される。

ＣＰＵＩ０４には、１６の３２ービツトの汎用レジスタ
ＧＲＯ〜ＧＲ１５がある。汎用レジスタＧＲ８〜ＧＲ１
５はまたインデックスレジスタとして使用することがで
きる。インデックスレジスタとして使用されるとき、そ
れらはここではＸＯ〜Ｘ７と呼ばれる。すなわちィンデ
ックシングはしジスタに含まれる３２ビットの２つの補
足整数を使用してなされる。Ｇ ベースレジスタ ベースレジスタは命令カウンタＩＣ及びスタツクレジス
タ２０２−２０３と同じフオーマットを有する。

ベースレジス夕はメモリ部分を限定するアドレス計算の
間に使用される。

典形的には、８つの３２ビットベースレジスタＢＲＯ〜
ＢＲ７がある。Ｈ 科学レジスタ 科学レジスタ（ＳＲ）は浮動小数点２進数によって計算
する選択装置である。

典形的には４つの８バイト科学レジスタ４がありＳＲＯ
〜ＳＲ３として参照される。科学レジスタは第２図のフ
オーマット２０４一２０５を有する。１ 種々雑多なし
ジスタ ５つの他のレジスタがある。

すなわち、・フオーマット２０２一２０３を有する命令
力ウン夕・フオーマット２０７を有する状態レジスタ・
（Ｔレジスタと呼ばれる）スタツクレジスタ・構成２０
２一２０３を有する境界アドレスレジスタ・構成２０８
を有するハードウェア制御マスクレジスタ命令カウンタ
（ＩＣ）は、実施される命令のアドレスを含む３２ビッ
トのレジスタである。

状態レジスタ（ＳＴＲ）２０７は、現在実施されている
手順についての事実を記録する８ビットのレジスタであ
り、例えば最も最近のオペレーションによってアンダー
フローが生じたかどうかを記録する。Ｔレジスタとして
また知られているスタツクレジスタは、現在有効な手順
と関連したブッシュ・ダウン・スタックのトップに指示
を有する３２ビットのレジスタである。

後述されるスタックは、局部変数を保持し、かつ手順開
始を指定する機構及びワークスペースを形成し、そして
情報を戻す。

境界アドレス・レジス夕（ＢＡＲ）２０６はソフトウェ
アによって呼び出すことのできる最低主メモリアドレス
を指定する２８ビットのレジスタである。

このレジスタはシステム開始の間にロードされ、そして
ソフトウェアによってのみ読み出される。ハードウェア
制御マスクレジスタ２０８は機械条件情報を記録する８
ビットのレジスタである。Ｊ 命令フオーマツト 多かれ少かれ利用されるけれども、略２０、０の命令が
ある。

各命令は４つの異る長さのうちの一つであるが、常に偶
数バイトの長さである。命令は連続記憶位置に記憶され
る。最も左のバイトのアドレスは２の倍数であり、かつ
その命令のアドレスである。

命令の８つの最上位ビット（及びある場合には８〜１１
あるいは１２〜１５のビット）はオペレーションコード
を表わし、他方残りのビットは１以上のオペランドを表
わす。

オペランドはしジスタ指示子、転暦指示子、アドレス語
（論理アドレス）、リテラル値、ィメディェィト・リテ
ラル値である。オペランドの数及びその型式は命令フオ
ーマットによって決まる。３ システム組織 Ａ ジョブステップ及びタスク 計算機システムによって実行されるワークは、ジョブ制
御言語を通して一連のジョブステップによって外部から
限定される。

ジョブステップは一単位のワークであり、そしてハード
ウェア手段がそれに割り当てられる。典形的には、ジョ
ブステップはいくつかのタスクから成る。タスクはユー
ザー限定ワークの最も小さい単位であり、対応なく実行
される命令の流れから成る。Ｂプロセスタスク及びジョ
ブステップのユーザー可視概念はプロセス及びプロセス
群によってそれぞれハードウェア内に表示される。

プロセスは、ＣＰＵによって同期して実行される規則正
しい順序の命令として定義される（すなわち、いくつか
のプロセスは有効な、共有手段であるが、実際上一つの
プロセスのみが任意の瞬間に動作する。プロセス群は一
つのジョブステップを実行するのに必要な関連した一組
のプロセスである。Ｃ プロセス制御ブロック及びシス
テムベースプロセスはその実行の間、種々の点でＣＰＵ
制御を停止するため、主メモリの記憶領域はＣＰＵ状態
を保持するプロセスに利用される。

この状態情報は、プロセスがＣＰＵの制御を再び始める
前にＣＰＵを前もって調整するために利用される。プロ
セスに割り当てられた記憶領域はプロセス制御ブロック
（ＰＣＢ）４００と呼ばれ、第４図に示されている。

ＰＣＢに含まれるデータは、プロセスに割り当てられた
メモリ領域のアドレス（アドレス・スペース）、全ての
関連レジスタの内容、及びプロセスの状態を含んでいる
。このように、ＰＣＢは、いかなる情報損もなくプロセ
スを開始、あるいは再開するのに必要な情報の一時的記
憶領域として役立つ。各ＰＣＢはハードウェアに対して
透明であり、そしてシステム開始中に開発され、システ
ムオペレーション中に変形される一組のハードウェアテ
ーブルを通して、オペレーティングシステムによってア
ドレス指定される。（第５図）。システム・ベースとし
て参照される絶対的主メモリ領域である（第５図及び第
６図）。

この領域はフア−ムゥェアによって開発され、かつ読み
出すことができるが書きこむことのできないベース・ア
ドレス・レジスタ（ＢＡＲ）５０１を通して呼び出され
る。

システム・ベース５０２は、現在動作しているプロセス
のジョブステップ数とプロセスステップ数（Ｊ、Ｐ）を
含む多数のシステム特質を含む。このシステム・ベース
の別の特質はＪテーブル５０３として知られたハードウ
ェア限定データ構成への指示である。このテーブルは現
在のこのシステムの各ジョブステップのェントリを含む
。Ｊテーブル５０３の各ェントリは、またハードウェア
限定データ構成である関連Ｐテーブルを指示する。この
テーブルはプロセス群を限定し、かつプロセス群の各プ
ロセスのェントリを含む。各ＰテーブルェントリはＰＣ
Ｂ４００を指示する。第５図を参照する。

計算ユニット１１１（第２図）の算術部分５０６を通し
てＪ番号により指示されたＪテーブルポィンタ５０５は
、Ｊテーブルェントリ５０３を呼び出す。

このヱントリは、計算ユニット５０６を通してＰ番号に
より指示されるときＰテーブルェントリ５０４を呼び出
すＰテーブルポインタを含む。このＰテーブルェントリ
は現在動作しているプロセスのＰＣＢへのポインタ５０
７を含む。このように、オペレーティングシステムはＢ
ＡＲ５０ １の内容を使用して有効ＰＣＢを呼び出すこ
とができ、かつそれに関連した（Ｊ、Ｐ）論理名称を与
えられた別のＰＣＢを呼び出すことができる。

Ｄ 記憶セグメンテーション ここに記述されたようなマルチプロセス環境には任意の
時間にメモリ内に多くのプロセスがある。

このようなプロセスはメモリアロケーション問題を生じ
るメモリのサイズと要求を変化させる。ここに記述され
たハードウエアはオベレーテイングシステム（ここでは
図示されず）と共同してメモリスペースを動的に割り当
てることによりこの問題を解決する。ランダム性質のメ
モリ要求により、メモリは可変サイズセグメントに割り
当てられ、そのメモリアロケーションはプロセス動作時
間の間再構成される。このようにプロセスは多数の非隣
接メモリセグメントを割り当てられる。このメモリアロ
ケーション方法はセグメンテーションと呼ばれる。セグ
メンテーションは、プロセスの一部あるいは全部が再配
置するときはいつでも変化するメモリアドレスにおいて
付加的問題を生じる。

この問題を軽減するためにここに記述されたようなシス
テムはプロセスによって使用されたアドレスが絶対的主
メモリアドレスよりも論理的である技術を梶給する。こ
のような論理アドレスは絶対アドレスを開発するのに使
用される。セグメンテーションにより、セグメント記述
子を通してそれ自身のあるいは関連したメモリセグメン
トを各プロセスは呼び出す。

セグメント記述子を呼び出すことによってプロセスはセ
グメントのアドレスを得ることができる。セグメント記
述子は主メモリに含まれ、オペレーティングシステムに
よって維持される。

各プロセスは２０６８までのメモリセグメントを呼び出
す。

通常、これをプロセスにつき同数のセグメント記述子を
要求する。しかしながらセグメントが分割されてから後
では、オベレーテイングシステムはセグメント記述子を
セグメントテーブルに分類する。

この分類方法は１プロセス（タスク）、１プロセス群（
ジョブ・ステップ）、あるいは全体的（システム中）に
より呼びだし能力に基づいている。各プロセスはそれに
関連する１５セグメントテーブルまで所有する。この技
術はセグメントテーブルを通してプロセスにより呼び出
されることのできる各セグメントのためのただ１つのセ
グメント記述子を必要とする。このように、セグメント
記述子のため必要とされたメモリスペースは減少させら
れる。

再配置中に更新されるメモリは縮少され、いくつかのプ
ログラム保護がなされる。

（プログラム保護のための主機構はリング・システムで
ある。発明の名称が“マルチプログラム、マルチプロセ
ッサー、コンピューターシステムの情報保護”であって
この発明と同じ譲り受けた人に譲渡された米国特許出願
第５２８９５３号を参照のこと。）プロセスはどのセグ
メントが呼び出されるかを決定することができなければ
ならない。

従って、このシステムは２セグメントテーフル語アレイ
（ＳＴＷＡ）を有するプロセスを形成する。これらのア
レイは、プロセスに呼び出すことのできる全てのセグメ
ントテーブルのアドレスを含む。２つのセグメントサイ
ズ、大きいのと々・さし、のがあるので、プロセス毎に
２つのセグメントテーブル語アレイがある。

大きなセグメントは最大サイズ汐２バイトを有する一方
、小さなセグメントは最大サイズ？６バイトを有する。
全てのセグメントはその最大にまで１０ゞィトづつ増進
してサイズを変える。システムは典形的には２８までの
大きなセグメント２０４０までの小さなセグメントを収
容する。セグメントテーブル語アレイはオベレーティン
グシステムによって再配置され、それ故プロセスは関連
したＳＴＷＡの絶対アドレスを知らなければならない。

任意のプロセスのＰＣＢは、第４図のアドレス、スペー
ス語ＡＳＷＯ−１として知られているこの情報を含む２
語を含む。

各語はセグメントテーブル語アレイＳＴＷＡを指示する
。オペレーティングシステムは、関連ＳＴＷＡが再配置
されるときはいつでもＡＳＷの内容を更新する。指示チ
ェィンを下方に動かせ、セグメント記述子を解読するこ
とがファームウェアの機能であり、このようにいったん
開始されると、オペレーティング・システムに対してさ
え明らかでない。セグメンテーションはプロセスのため
に利用できるような２億バイト以上のアドレス・スペー
スを限定する。

この数は主メモリの容量を越える。それ故、２次記憶装
置（磁気ディスクあるいはドラム）が主メモリと共に使
用される。オペレーティングシステムは、このシステム
が真に利用できる以上に大きな主メモリを有するという
錯覚を生じる。この概念はバーチュアル・メモリと呼ば
れる。任意のときに、限定されたセグメントは物理的に
王〆モリ内にあってもよいし、なくてもよい。

セグメント記述子の内容は、関連したセグメントが主メ
モリ内にあるかどうかを指示する。ハードウェアは、主
メモリ内にないセグメントを呼び出す試みをプロセスに
よって検出し、かつオペレーティングシステムに通知す
る。オペレーティングシステムにより、必要なセグメン
トは２次記憶装置から主メモリ内にロードさせる。それ
から、オペレーティングシステムは、セグメントの絶対
アドレスが見つけられる場所であるセグメント記述子内
にセグメントのメモリアドレスを位置させる。このオペ
レーションはこのプロセスに明白でなく、そしてセグメ
ントが主メモリ内になかったか、あるいはそれが主メモ
リ内に再配置されなければならないということに気づい
ていない。（メモリ・セグメンテーションに対しては、
発明の名称が“区分アドレス開発”である米国特許第３
９３８０９６号を参照のこと）ここで説明した計算機シ
ステムは、プロセスが互いに干渉し、あるいは互いのア
ドレススペースが独断的な方法で共有するのを妨げるこ
とにより、データ及び手順保護を形成する。

この保護は、メモリセグメンテーションを通して呼び出
し能力を制限することにより、かつリングシステムによ
って達成される。

セグメント・テーブルはこのシステムの 種々のプロセスのアドレス・スペースを分離する。

プロセスは常に実行中にセグメント・アドレスを使用す
る。セグメント・アドレスは、このセグメント内のセグ
メント数及び関連アドレスから成るぐセグメント・アド
レス開発”の上述の出願を参照のこと）。

ハードウェアは、プロセスによって使用されるアドレス
が、このプロセスに割り当てられたアドレス・スペース
の一部であるということをチェックする。もしこのアド
レスが前述のアドレス・スペースの外側にあるならば、
例外が生じる。ハードウェアは参照プロセスのセグメン
トテーブルを使用するので、別のプロセスのアドレスス
ペース内のデータを照会することができない。このよう
に、別のプロセス群に属する実体を、プロセスもしくは
プロセス群が照会する可能性はない。一般的に、このシ
ステムのアドレス・スペースの重複は、全てのプロセス
に共有されるセグメントに生じる。

これらの公知のセグメントは、アドレス衝突しないよう
にチェックするシステム・プログラムによって生じる。
このように、セグメンテーションは、ユーザープログラ
ムを互いに対して保護し、かつオベレーテイング・シス
テムをユーザープログラムに対して保護する。いくつか
のプロセスによって共有されるセグメントは、これらの
プロセスの一つによる誤使用からは保護されない。

この問題を解くために、リングシステムが利用され、そ
れによって手順及びデータセグメントは４段階体系にグ
ループ化される。４つのりング種類は０〜３の番号がつ
けられる。

各リングはシステム特権レベルを、最大の特権をレベル
０で（最も内側のりング）、そして最小の特権をしベル
３で（最も外側のリング）表わす。このシステムの各手
順はそれに割り当てられた最小及び最大実行リング番号
を有し、かつそれはこの手順を呼ぶものを指定する。手
順は、他の手順を呼ぶことができ、かつそれらにパラメ
ータを通すことができるサブルーチンである。リングシ
ステムの一般的役割は次の様である。

１ 内側リング内の手順は外側リング内のデＺータを自
由に呼び出す。

逆に、外側リングの手順は内側リング内のデータを呼び
出すことができない。

２ 外側リングの手順は内側リング手順に分岐すること
ができるが、逆は不可能である。

３ データを含む各セグメントは２リング値を、一方は
読み出し（ＲＤ）のために、かつもう一方は書き込み（
ＷＲ）のために割り当てられる。

これらのリング値は最大リング値を指定し、かつ読み出
しあるいは書き込みモードのどちらかでデータを呼び出
すとき、手順は解釈実行される。

手順命令が実行される毎に、この手順のりング番号（効
果的アドレスリング、ＥＡＲ）は照会データを含むセグ
メントに割り当てられたりング番号によってチェックさ
れる。

ＥＡＲは、命令カウンターのプロセス・リング番号と、
アドレッシング通路のデータ記述子及び基本的レジスタ
の全てのりング番号の最大番号である。

データを呼び出すことはリング番号の比較に基いて認め
られ、あるいは否認される。例えば、もしシステムテー
フルが最大読み出しリング値３と最大書き込みリング１
を有するセグメント内に存在するならば、そのときリン
グ３内で実行されるユーザー手順はこのテーブルを読み
出すが、しかしこのテーブルを更新しない。前もって設
計することにより、リング０と１はオペレーティングシ
ステムのために指定され、かつリング２と３はユーザー
のために指定されている。

リング０は全システムオペレーションに重大なこれらの
セグメントを含む。リング１は、故障が破滅的にならず
、回復できる容量のシステムセグメントを含む。ユーザ
ーはチェックアウト・プログラムのためにリング２を、
そしてデバッグプログラムのためにリング３を利用する
。Ｆ 手順コール 手順コールはここで説明されるシステムにおいては重要
な機能である。

手順コールはある手順から別の手順に通すために使用さ
れる。

すなわち、ユーザー手順でオペレーティングシステム・
サービスを用いるために、そしてオペレーティングシス
テム内にモジュール構成を達成するために使用される。
手順コールは命令及びスタツクと呼ばれるハードウェア
認可実体によって達成される（第７Ａ図）。

スタックは、最後に入り最初に出ろを基本にしてデータ
を受け取り、記憶し、そして訂正する機構である。

スタックはスタックセグメントと呼ばれる特別のセグメ
ント内にある。

スタツクセグメントはスタツクフレーム７０１（第７Ａ
，７Ｂ図）と呼ばれる多数の隣接部分から成り、かつそ
れは機能的に各手順に割り当てられる。第１のスタック
フレームはセグメントのトップにロードされ、かつ次の
フレームはその後にロードされる。最後のロードされた
フレームがスタツクのトップと考えられる。Ｔレジスタ
７０２は、現在有効なプロセスのスタックのトップを定
める。事実上のＴレジスタがこのシステムの全ての他の
プロセスのＰＣＢ内に存在する。第７Ｂ図のスタックフ
レーム７０１は３つの領域から成る。

すなわち変数を記憶するワーク領域７０２、レジスタの
内容を保持する保持領域７０３、及び手順間でパラメー
タを通す通信領域７０４から成る。手順コールの前に、
ユーザーは、彼が保持することを望むレジスタを指定し
なければならず、かつ彼はコールされた手順に通される
パラメータを通信領域にロードしなければならない。コ
ールがなされるとき、ハードウェアは命令カウンタＩＣ
及びコールされた手順からの復帰を容易にするため指定
されたベース・レジスタの内容を保持する。各手順コー
ルはスタツクセグメント７０１内にスタックフレームを
創り、かつ次にネスティングミれたコールは別のフレー
ムを創る。

このようにコールされた手順の一つからの各出口がスタ
ックフレームをスタツクから削除させる。このように、
規則正しい復帰を容易にするコールの履歴が維持される
。異るリング内で実行される手順の間の保護を保証する
ために、異るスタックセグメントが使用される。

プロセス毎の保護リングに相当する１スタツクセグメン
トがある。ＰＣＢは、プロセスと関連したりング０，１
，２のスタックセグメントの開始を指示する３つのスタ
ック基本語を含む。リング３・スタツクセグメントは内
方コールによってはけつして入ることができず、それ故
、そのスタツク開始アドレスはＰＣＢには必要でない。
４ プロセス管理及び同期化 このシステムは、ソフトウエア、ハードウエア、及びフ
ァームウェアの組み合せを使用するオベレ−ティングシ
ステムにより制御されるマルチプロセス・オペレーショ
ンをなす。

ソフトウェアはシステム内にプロセスを創りかつ削除す
る一方、ハードウェアとファームウェアはＣＰＵのプロ
セスを多重化する。さらに、ソフトウェア、ハードウエ
ア、及びファームウェアの組合せによりプロセス間の同
期化をする。プロセスは常にではないが通常、関連した
ジョブ処理中に、そしてこのオペレーティングシステム
によって必要と考えられる目的のために他の時に、１／
０オペレーションの開始及び終了で開始され、そして停
止される。それ故、通信システムは、関連したプロセス
を効果的に開始させ、かつ停止させるために、そしてそ
れらの間に情報を通すために必要である。このハ−ドウ
ェアシステムは、プロセス間に通信結合を形成するため
、セマフオア（ｓｅｍａｐｈｏｒｅｓ：信号機）と呼ば
れる内部メッセージを発生する。Ａ プロセス状態プロ
セスは任意のときに４つの可能なステートのうちの一つ
である。

すなわち、動作中、準備中、待機もしくは中止中である
。

ハードウェアは４つの可能なプロセスステートを認識し
、かつプロセスデイスパツチ、ステート変化を達成する
ため、またプロセスステートに基いたデータ構成を維持
するため種々のファームウェア手順を実行する。ＰＣＢ
はその関連したプ。セスの現在のステートを限定するス
テート・フィールドを含む。プロセスは、それがＣＰＵ
の制御を有するとき動作ステートにある。

この状態はアドレススペース（セグメントテーブル）及
び開始アドレスをＣＰＵに供給することを含む。ＣＰＵ
はそのときプロセスの手順セグメントにある命令を実行
する。

現在動作中のプロセスのためのＰＣＢのプロセス名称Ｊ
テーブル語（論理アドレス）はシステムベース範囲内で
動作中のプロセス語（ＢＡＲ＋６０）に保持される（表
６）。（注：表５に表示されたシステムベースは表６に
表示されたものと同じであるが、いくつかの詳細は省略
されている。）準備ステートはプロセスがＣＰ川こよっ
て認められないのでＣＰＵの制御を有さないことを除い
て動作中ステートと等しい。

準備ステートのプロセスはＣＰＵを他の準備プロセス及
び動作中プロセスと争う。信号を通してメッセージのよ
うな特別なイベントが生じるまでプロセスが続かないと
きそれは待機ステートにある。

待機プロセスはＣＰＵを争わないが要求されるイベント
を他の待機プロセスと争う。中止プロセスはソフトウェ
アによって１時止められ、後で再び始められるプロセス
である。

プロセスを止めて再び始める決定はプロセス外のもので
ある。このように中止プロセスは活動的でなくそれゆえ
イベントの発生の通知を受け取れず、またＣＰＵを利用
できない。プロセスは次のような状態（コンディション
）で中止される： ｛１｝ 終了命令を実行することによって（全ての機能
を完了した結果として）ｔ２’ オペレーティングシス
テムによって中止命令を実行することによって‘３’
制御がオペレーティングシステムに伝達されることによ
って例外コンディションの発生によって Ｂ プロセス・デ１イス／ぐツチ プロセスが動作中プロセスの動作によってあるステート
から他の随意的ステートに移し、もしくは他のプロセス
動作によって不随意ステートに移す。

ディスパッチャとして知られているＣＰＵファームウエ
アはステート間のプロセスのトランザクションを制御す
る。

ディスパッチャは準備ステートあるいは待機ステートに
あるプロセスを処理するために一組の待ち合わせを使用
する。中止プロセスはソフトウェアによって制御される
。第６，８，９図を参照すれば、準備あるいは待機プロ
セスはＰＣＢとプロセスリンクと呼ばれる特別の待ち行
列エントリーとによって表わされる。

第９図はＧＯセグメント８０２の内容の展開用を示し、
有効プロセスの８０３ａ−８０３ｂと８０３ｃ−８０３
ｇのプロセスリンクを含み、中止プロセスの自由プロセ
スリンクの８０５ａ−８０５ｃを含む。各プロセスリン
クはプロセス名称（Ｊ、Ｐ）、プロセス優先権及び待ち
行列中の次のプロセスリンクへの指示を指定する。これ
らは待機待ち行列８０３ａ−ｂ及び準備待ち行列８０３
ｃ−ｇのようなさまざまなタイプの待ち行列である。Ｇ
テーブルとして知られている、Ｊテーブルに類似してい
るハ−ドウェア装置は、（第６，８図）、一般的な（公
知のシステム中）セグメント８０２一８０２ｎへの指示
を含む。

Ｇテーブル８０１の第１の素子ＧＯはディスパッチャ待
ち行列を含むセグメント８０２を指示する。Ｇテーブル
８０１へのＧテーブル指示は第５図のシステムベース５
０２に現われる。またこのシステムにおいて、ベースは
ＧＯセグメント８０２の準備待ち行列８０３ｃ−８０３
ｇのヘッド８０５を識別する内部プロセス待ち行列語（
ＩＰＱＷ）と呼ばれるエントリーである。このようにデ
ィスパツチヤは、準備待ち行列８０３ｃ−８０３ｇを考
慮することによって全ての準備プロセスを調査すること
ができる。

現在動作中のプロセスがステートを変えるとき、ヂィス
パッチャは準備待ち行列のヘッドでプロセスリンクを取
り除きＰＣＢを呼び出すためにＪ、Ｐ名称を使用する。
ＰＣＢによって定められたプロセスはそのとき新しい動
作中プロセスとなる。１つ以上のプロセスが同じイベン
トで待ち受けられるので、待機中プロセス８０３ａ−８
０３ｂの待ち行列は各々のイベントに存在する。

待機中プロセスはまたＧＯセグメントにあるプロセスリ
ンク８０５を通して一緒に配列される。待機待ち行列の
ヘッドへの指示はセマフオア９０３（後で記述されるた
め）にある。多数のイベントはプロセスが待機する間に
存在し、それゆえ各々が関連したセマフオア９０３と９
０４を有する多数の待機待ち行列がある。準備あるいは
待機中プロセス数は大きく変化する。

このように準備及び待機待ち行列を命ずるプロセスリン
ク数もまた変化する。この事実によりデイスパッチャの
メモリ管理問題が生じる。その問題はフリー・プロセス
リンク待ち行列８０５ａ−ｃと呼ばれる他の待ち行列に
より解決される。この待ち行列は準備もしくは待機待ち
行列により使用されないセグメントＧＯ内の全てのプロ
セスリンクと結合し、そして準備もしくは待機中プロセ
スの特別な待ち行列を延ばすのに使用されることができ
る。フリー・プロセスリンク待ち行列８０５のヘッド９
０２への指示は００セグメント８０２の開始近くに存在
する。Ｃ プロセス同期 プロセス同期は同じタスクに２つのプロセスワーキング
のアクティビティを調整するよう命ぜられる。

同期は通信プロセスのアドレススペースにあるデータ構
成であるセマフオア９０３一９０４を使用して達成され
る。セマフオアはイベントの発生を知らせ、かつメッセ
ージの待ち行列を処理するために使用される。このよう
な関係のイベントは、ある他のプロセスに関心あるプロ
セスによって認められる。このイベントは非同期オペレ
ーションの完了、あるいは一手段の効力の完了である。
プロセスはイベントの発生を知らせるために２つのセマ
フオア・オペレーションを使用する。

一方のオペレーションはセマフオアに信号を送り、他方
はセマフオアから信号を検出する（送り動作はいよいよ
Ｖオベレーションと呼ばれ、受け取り動作はＰオペレー
ションと呼ばれる）。送り動作は、データが準備中であ
るデータあるいは信号をプロセスに送らせる。セマフオ
アは、別のプロセスが信号を検出する準備中となるまで
信号を記憶する。

このように、送りプロセスは、それがデータを送ってか
らは、自由に進む。受け取りオペレーションは指定され
たセマフオアを調査し、信号を検出する。もし信号が存
在するならば、受け取りプロセスは命令を解釈実行し続
ける。しかしながら、もしセマフオアに信号がないなら
ば、受け取りプロセスは待機ステートに入る。そのとき
セマフオアは待機待ち行列の先頭の指示器として役立つ
。このプロセスは、別のプロセスがその特別のセマフオ
アに信号を送るまで、セマフオアで待ち合せる待機ステ
ートのままにされる。このように、セマフオアは、プ。
セスが信号を検出するまで信号を保持することができ、
あるいはセマフオアは、信号がそれに送られるまでプロ
セスを保持することができる。メッセージはまたプロセ
スからプロセスに通される。

メッセージは信号プラス追加情報と同じ現在もしくはそ
うでない特質を有する。

情報の一部はハードウェアによって供給され、かつ一部
はメッセージを送ったプロセスの手順によって供給され
る。メッセージは送りプロセスのプロセス名を伴う。こ
のように、多くのプロセスは送りプロセスの名前をつけ
た単一のセマフオアを通して情報を送ることができる。
メッセージ・セマフオアは、プロセスによって検出され
るべく待機中のメッセージの待ち行列を有する。

信号セマフオアによって、メモリのスペース要求は、現
存するメモリ管理問題を増加させかつ減少させる。再び
、この問題はフリー・メッセージ・リンクの待ち行列に
よって解決される。これらのリンクは、メッセージリン
クを供聯合しあるいは吸収する必要があるとき、容易に
見つけられるセグメント内の既知の場所にある。

セマフオア及びそこで形成される待ち行列を異るプロセ
スによって共有されるので、全セマフオア構成が保護さ
れる。

これは、セマフオアを含む任意のセグメントの呼び出し
を制限するハードウェア及びソフトウェアによって達成
される。このように、セマフオアはセマフオア記述子セ
グメント内になければならず、（もしシステム通信が必
要ならば）そのいくつかはＧセグメントである。しかし
ながら、全てのＧセグメント（ＧＯを除く）はセマフオ
ア記述子セグメントである。各セマフオア記述子はセマ
フオアへの指示器を含む。

セマフオア・アドレスはセマフオア記述子を通して開発
され、このようにセマフオアの付加された保護を形成す
る。セマフオア・セグメントは、セグメント内のセグメ
ント番号及び相対位置を使用して論理的に、あるいはＧ
、Ｄ番号を使用して直接にアドレス指定される。Ｅ プ
ロセス制御ブロック構成 第４図を参照すると、プロセス制御ブロック（ＰＣＢ）
のフオーマツトが示されている。

プロセス制御ブロック４０川ま主メモリの記憶領域であ
って、ＣＰＵ状態を保持するプロセスに利用される。Ｐ
ＣＢのアドレス指定は第５図に関して上述したようにな
される。ＰＣＢ指示器５０７（第５図）は第４図のメモ
リ位置０でプロセス制御ブロックＰＣＢを指示する。メ
モリ位置を下方向に進むとき、４バイトだけ増加するの
に対して、メモリ位置０から上方向に進むとき、それら
は８バイトだけ増加する。下方メモリ位置は０から正万
向であると考えられるのに対して、０から上方向の位置
は負万向と考えられる。上方位置はオプショナルであり
、かつプロセス制御ブロックに含まれてもよいし、含ま
れなくてもよい。

また位置１４８〜１７６もオプショナルである。（メモ
リ位置の下の数字はプロセス制御ブロックＰＣＢの０基
準位置からの変位をバイトで指定し、かつ特許図面にお
いて普通部品を識別するために使用される参照番号と混
同すべきでないということに注意のこと）バイト１６を
含ます、バイト０から上方に開始されるとき、４つのプ
ロセス主要語ＰＭＷＯ〜ＰＭＷ３が記憶され、かつ各プ
ロセス主要語ＰＭＷは長さが４バイトである。プロセス
主要語川まバイト０〜３を占め、かつ４部分から成る。
すなわち、ケーパビリティ・バイト、優先権バイト、ス
テート・バイト及びデコー拡張バイトＤＥＸＴである。
第１０ａ図〜第１０ｄ図を参照すると、プロセス主要語
ＰＭＷＯの詳細が示されており、さらにケーパビリティ
・バイト１００１の詳細が第１０ｂ図に示されている。
第１０ｂ図を参照する。

第１のビット１００５は「時間アカウント機能がこのプ
ロセスのために実行されるかどうかを示すアカウント・
モードビットである。アカウント・モードビット１００
５が２進０に設定されるとき、時間ァカウント機能はこ
のプロセスのために実行されない。これに対してアカウ
ソト・モード１００５が２進１に設定されるとき、時間
アカウントが実行される。科学モード・ビット１００６
は、ゼロに設定されるとき、この機械の科学レジスタの
保持が実行されず、かつ第４図のバイト１４８〜１７６
に位置した科学レジスタ保持領域はプロセス制御ブロッ
クＰＣＢには存在しない。科学モード・ビット１００６
が２進１に設定されるとき、科学オプショナル特徴が存
在し、かっこのプロセスにおいて使用され、そして科学
レジスタ保持領域は、必要なとき科学レジスタの内容を
保持するために使用される。

コード・モード・ビット１００７は、標準コード・セッ
トあるいはコンパチブル８コード・セットがこのプロセ
スによつて使用され、その位置の２進０は、標準コード
・セットが使用されているということを示すのに対して
、第３のビット位置１００７の２進１は、コンパチブル
・コード・セットが使用されているということを示す。

ケーパビリテイバイトの残りのビットはゼロに設定され
る。優先権バイト１００２の詳細は第１０ｃ図に示され
ている。

第１０ｃ図を参照すると、優先権バイト１００２の最初
の４つのビット１００８が、その任意のプロセス制御ブ
ロックＰＣＢと関連したプロセスの優先権レベルを設定
するために利用される。各プロセスは、規則正しい競争
プロセスのために使用される優先権の１６レベルのうち
の一つを割り当てられる。すなわち【ａー準備プロセス
の間の動作されるべきプロセスを選択するため、‘ｂ｝
プロセスを待ち行列にするために使用される。優先権は
０から１５に減少し、かつ任意の優先権レベルのために
、ＦＩＦＯ（最初に入り最初に出る）規則が適用される
。優先権バイト１００２の次の４つのビットはゼロであ
る。第１０ｄ図を参照すると、ステート・バイト１００
３の詳細が示されている。

ステート・バイトは、プロセス制御ブロック４００に関
連したプロセスに関して情報を供給するために利用され
る。

有効フィールドビットＡＩＯＩＯは、このプロセスが動
作するとき、２進１に設定される。中止フィールドＳＩ
ＯＩ ＩＩは、このプロセスが中止されるとき２進１に
設定される。副ステート・フィールドＳＳＩＯ１２は２
ビットフィールドであり、プロセスの次の副ステートを
限定する。

すなわち｛ａ｝、２進００に設定されるとき、プロセス
は不動作であり、‘ｂー、２進０１に設定されるとき、
このプロセスは準備プロセスの待ち行列で待機しており
（Ｑ／ＰＲ／ＲＤＹ）、【ｄ、２進１０に設定されると
き、このプロセスはセマフオアの待ち行列で待機してお
り・（Ｑ／ＰＲ／Ｓ）、‘ｄ｝２進１１に設定されると
き、このプロセスはプロセッサによって実行されている
。中間オペレーションフィールド（ＭＯＩ）１０１３は
、割込みが生じるとき２進１に設定され、命令の実行中
、すなわちプロセスの完了前は、準備中である。拡張デ
コーモードビツトＥＸＴＤＩ Ｏ １ ４は、このプロ
セスがこの機械のエミュレーションモード‘こあるデコ
ー拡張モード動作するとき１に設定される。プロセス主
要語ＰＭＷＯの第４のバイトはデコー拡張番号を含み、
かっこのシステムがエミュレーションモードであるとき
利用される。プロセス主要語ＰＭＷＩはプ。セス制御ブ
ロックＰＣＢのバイト４一７に記憶される。

ＰＷＭＩの詳細は第１０ｅ図に示されている。

状態バイト１０１６はＰＭＷＩの第１のバイトであり、
かつ状態レジスタ内容を記憶する。マルチプロセッサバ
イトＭＰＩＯ１８はマルチプロセッサアーキテクチヤに
おいて重要であり、さもなければこのフィールドはゼロ
である。プロセス主要語１の第２と第４のバイトはそれ
ぞれＭＢＺフィールド１０１７と１０１９であり、かつ
それらは通常の動作の間ゼロでなければならない。プロ
セス主要語ＰＭＷ２はプロセス制御ブロックのバイト８
〜１１を占め、かつ第１０ｆ図に詳細に示されている。

第１０ｆ図を参照する。ビット４〜３１からのフィール
ドは、セマフオアのローカル・ネームＳＥＧ、ＳＲＡＩ
０２１を含み、そしてプロセスが待機もしくは中止ステ
ートのどちらかのとき、それにＰＣＢがリンクされる。

例外クラス及びタイプ・フイールド１０２３は、プロセ
スが例外後中止ステートにやる割込状例外のクラス及び
タイプを含む。ビット４〜１５からのフィールドは、プ
ロセスが前述したのとは異るステートにあるとき無意味
１０２２である。

プロセス主要語ＰＭＷ３はＰＣＢ内でバイト１２〜１５
を占め、かつデコー拡張テーブルを指示する。

ＰＭＷ３の詳細のために第１０ｇ図を参照する。ＤＥＴ
Ｓフィールド１０２４はテーフルへのェントリ数を限定
し、かつもしこのフィールドがゼロであるならば、デコ
ー拡張はこのプロセスには認められない。ＤＥＴＡフィ
ールド１０２５は１６ゞイトを単位にしたデコ−拡張テ
ーブルの絶対アドレスであり、かつもしＤＥＴＳＺが０
でないときのみ重要である。

デコー拡張テーブルはＤＥＴＳＺェントリから成る。各
ェントリは１バイトの大きさである。テーブルのＤＥＸ
Ｔ番目のェントリはプロセスのケーパビリテイを限定し
て、デコー拡張モードＤＥＸＴで動作させる。

ＤＥＸＴ番目のバイトが０のとき、デコー拡張番号ＤＥ
ＸＴは許されないのに対して、もしＤＥＸＴ番目のバイ
トが１ならば、デコー拡張番号ＤＥＸＴは許される。０
と１以外のＤＥＸＴの値は非合法である（第１０ａ図の
ＤＥＸＴ番号１００４参照）。

ＰＣＢ４００のバイト１６〜２３はそれぞれ２アドレス
スペース語ＡＳＷＯとＡＳＷＩを含み、各ＡＳＷはセグ
メントテーブル語のアレイへの指示器を含む。

ＡＳＷＯとＡＳＷＩの両方はそれぞれ、第１０ｈ図に示
されたのと同じフオ−マットを有する。セグメントテー
フル語のアレイのサイズはアレイ内のセグメントテーブ
ル語の数によって限定され、典形的にはＡＳＷＯのため
に６つとＡＳＷＩのために８つから成る。ＳＴＷＳＺフ
ィールド１ ０３６はセグメントテーブル語のアレイの
サイズを示す。セグメントテーブル語アレイフィールド
ＳＴＷＡＩ０２７は１６バイトを単位にしてアレイの絶
対アドレスＳＴＷＡを含む。すなわちアレイの絶対アド
レスはバイトでＳＷＡの１階である。

ＰＣＢのバイト２４〜２７は第１０ｉ図に詳細に示され
た例外語ＥＸＷを含む。

例外語は、プロセス主要藷ＰＭＷ２内に記憶されたよう
なクラスに従うプロセス例外に続いてなされる動作を規
定する例外クラステーフルへの指示器（ＳＥＧ、ＳＲＡ
）１０２９を含む。

（第１０ｆ図参照）。例外語ＥＸＷのＭ故フィールド１
０２８は０でなければならない。ＰＣＢのバイト２８〜
３１内に位置したスタック語ＳＫＷは、プロセスが動作
していないときプロセスのスタツクのＴレジスタのトッ
プの値を含み、第１０ｉ図に詳細に示される。

第１０ｉ図を参照する。ビット０と１はＴＡＧフィール
ド１ ０３０を限定する。ＴＡＧはその内容によって記
述子のタイプを示し、かつＳＫＷのためにゼロでなけれ
ばならない。

ＳＫＷ語のビット２と３は保護目的のためにスタツクの
セグメント・アドレスに関連したりング番号を含むリン
グフィールド１０３１を含み、そしてこの場合セグメン
ト・アドレスはゼロでなければならない。ビット４〜３
１はセグメント番号ＳＥＧと、セグメント関連アドレス
ＳＲＡＩ０３２を含み、かつそれはセグメントテーブル
で記述されるセグメントと、このセグメント内のセグメ
ント関連アドレスを識別するフィールドである。スタッ
ク語ＳＫＷは、プロセスが動作ステートを離れる毎に更
新される。それはこのプロセスが動作する毎にＴレジス
タの内容を再記憶するために使用される。この最後の場
合に、ＴＡＧＩ０３０とＲ瓜ＧＩ０３１はゼロであるか
テストされなければならす、さもなければ非合法なＰＣ
Ｂ例外が生じる。ＰＣＢ４００のバイト３２〜３５は、
時にはＩＣＣとして参照される命令カウンタ内容語ＩＣ
Ｗを含む。

第１０ｋ図を参照すると、命令カウン夕語ＩＣＷの詳細
が示され、ここでＴＡＧフィールド１０３３は２進００
を含まなければならない（すなわちゼロ以外の値は命令
カウンタにおいて非合法である）。ビット２と３を占め
る現在のＲＩＮＧフィールド１０３４は、主記憶装置状
態の呼び出し権を決定するときに使用されるプロセスの
現在のリング番号を限定する。ビット４〜３１は、セグ
メント番号と実行されるべき次の命令のアドレスを限定
するセグメント関連アドレス（ＳＥＧ、ＳＲＡ）１０３
５を限定する。

バイト３ ６〜３ ９のＭＢＺフイールドはゼロでなけ
ればならない。

（ＭＢＺフィールドは常にゼロでなければならないフィ
ールドを示すということに注意）。ＭＢＺ語はＰＣＢが
名前Ｊ、Ｐから呼び出される毎にテストされる。もしそ
れがゼロでないならば、非合法ＰＣＢ例外が生じる。ス
タックベース語ＳＢＷＯ−２はプロセス制御ブロック４
００内のバイト４０一５１を占める。

これらの藷は第１０１図に詳細に示されたのと同じフオ
ーマツトを有する。それらはスタツクオベレーションの
間に利用され、かつ使用されるときはいつでもそれらの
ＴＡＧフイールド１０３６はＲｍＧフイールド１０３７
はゼロでなければならず、さもなければ非合法ＰＣＢ例
外が生じる。

ビット４〜３１は、それぞれリング０，１，２のために
スタックセグメントの第１のバイトのセグメント・アド
レス（ＳＬＧ、ＳＲＡ）１０３８を含む。プロセス制御
ブロック４００のバイト５２〜８３はベースレジスタ保
持領域（８語）のために指定されたスペースである。

バイト８４〜１４７は全ての汎用レジスタ（１虎積）の
値を保持するために利用される保持領域である。バイト
１４８〜１７９は科学レジスタを保持するために利用さ
れる保持領域である（８語）。

５つの２重語が、ＰＭＷ幅椿のアカウント・モードビッ
トが設定されるとき、時間アカウント目的のためにＰＣ
Ｂゼロアドレス上方のＰＣＢ４００内に備えられる。

これらの語はＰＣＢアドレスマイナス８からＰＣＢアド
レスマイナス４川こ位置する。各語は、最初の５２ビッ
トにマイクロ砂単位で表わされた時間もしくは期間を含
み、ビット５２〜６３はゼロで満たされる。余剰時間終
了倍長語ＲＴ○（ＰＣＢ内の０上方の最初の８バイト）
は、終了例外が生じる前に、このプロセスに代ってプロ
セッサによって実際上費やされるだけの時間を含む。

ＲＴＯ語は次の様にして更新される。すなわちプロセス
が動作ステートを出る毎に、プロセスタイマー値はＲｒ
０語内に記憶される。プロセスが動作ステートに入る毎
にプロセスタイマー値はＲＴＯからロードされる。バイ
ト７〜１５の動作時間アカゥント ＲＵＡ倍長語はプロセスが動作ステートになった全プロ
セッサ時間を指定する時間カウンタである。

アカウント時間は、プロセスの代わりにプロセッサによ
って独占的に実際上費やされる時間である。ＲＵＡ語は
次の様にして更新される。すなわち、プロセスが動作ス
テートを出る毎に、プロセスタイマーＰＴの値は読みこ
まれる。ＲＴＯとＲＴの内容の差はＲＵＡに加えられる
。（連続的に、ＰＴ値はＲＴＯ内に記憶される）。プロ
セスが中止されている時間は計算されないということに
注意されたい。ＲＴＯとＲＵＡ語は、もしアカウント・
モードビットが０に設定されていてさえ更新される。し
かしながら（後述される）ＣＥＴ、ＲＴＡ、ＷＴＡ語は
、プロセス主要語ＰＭＷＯのアカウント・モードビット
が１に設定されているときにのみ、プロセス制御ブロッ
クに備えられる。

それらはこの場合にのみ更新される。バイト１７〜２３
の待機時間アカウント ＷＴ婦語は、プロセスが待機ステートにあった真の全時
間を託す実時間カウンタである。

ＷＴ館語は次の様にして更新される。すなわちプロセス
が待機ステートを出る毎に、一日時計の時間値ＴＯＤが
読み込まれ、かつＴＯＯの値からＣＥＴ語の値を差し引
いた値はＷＴＡ語に加えられる。バイト２４〜３１に位
遣した準備時間アカウントＲＴＡ語は、プロセスが準備
ステートにあった真の全時間を記す実時間カウンタであ
る２重語である。

ＲＴＡは次の様にして更新される。すなわちプロセスが
準備ステートを出る泰に、一日時計の時間値ＴＯＯが読
みこまれ、かつＴＯＤの内容からＣＥＴの内容を差し引
いたものがＲＴＡに加えられる。バイト３２〜３９の現
在のェントリ時間 ＣＥＴ２重語は、プロセスが次のステート、すなわち準
備、待機、動作、そして中止ステ−トの一つに入る一日
の時間を含む。

システムベース構成 第６図を参照すると、システムベース６００のフオーマ
ツトが示されている。

このシステムベースは絶対主メモリ内にあり、かつファ
ームウェアによって開発され、そして読み出すことがで
きるが書きこむことのできない境界アドレスレジスタ（
ＢＡＲ）を通して呼び出すことができる。境界アドレス
レジスタＢＡＲはハードウェアのために指定された主メ
モリ内の領域の下方にあって、かつハードウェアのため
に指定されたメモリのこの領域とシステムベース６００
とを分離する。さて第６図を参照する。システムベース
６００は、現在動作中のプロセスのためにジョブステッ
プ番号とプロセス群番号（Ｊ、Ｐ）を含む多数のシステ
ム特質を含む。

プロセスＪ、Ｐのローカル・ネームから、相当するプロ
セス制御ブロックＰＣＢの絶対アドレスが得られる。Ｊ
テーブルのサイズ及びアドレスはＪテーブル語（ＪＴＷ
）の内容によって限定される。この語はＢＡＲレジスタ
によって限定されたアドレスに置かれる。ＪＴＭのフオ
ーマットは第１１ａ図に示されている。第１２図のサイ
ズ（ＪＴＳＺ）１１０１あるいはＪテーブル１２０４は
、２５５のエントリまであるＪテーブル１２０４のェン
トリ数を限定する。ＪＴＳＺＩ ＩＯＩは８ビットの正
の整数である。すなわちもしＪがＪＴＳＺよりも大きい
ならば、Ｊテーブルからの例外が生じる。Ｊテーブル１
２０４の絶対アドレスはＪテーフルボィンタ１ １０２
を１針吉することにより得られる。Ｊテーブル１２０４
はＪテーフルェントリを含み、そのフオーマツトは第１
１ｂ図に詳細に示されている。各Ｊテーフルェントリは
、Ｐテーブルポインタ１ １０４を１針音することによ
って得られるＰテーブル１２０５の絶対アドレスを限定
する。Ｐテーブルのサイズ（ＰＴＳＺ）１ １０３はＰ
テーブルのエントリ数を限定する。ＰＴＳＺは８ビット
の正の整数であり、かつそれは典形的には０から２５５
まで変化して、Ｐテーブルのェントリ数を指示する。

Ｐテーブルからの例外は、ＰがＰＴＳＺよりも大きいな
らば生じる。Ｐテーブル１２０５の各ェントリは、プロ
セス制御ブロックインジケータ１ １０７を１母音する
ことにより、プロセス制御ブロック（ＰＣＢ）１２０６
の絶対アドレスを限定する。存在ィンジケータＰＩＩ０
５は、２進０に設定されるときＰＣＢ１２０６の不存在
を指示し、かつ２進１に設定されるときＰＣＢの存在を
指示する。（存在ィンジケータＰＩＩ０５が０であると
き、空のＰテーブルェントリ例外が生じる）。

Ｐテーブルインジケータのビット１〜７（第１１ｃ図）
は０（ＭＢＺ）１１０６でなければならず、さもなけれ
ば非合法Ｐテーブルェントリ例外が生じる。システムベ
ース６ ０ ０のアドレスＢＡＲ＋４において、Ｇテー
ブル語（ＧＴＷ）のフオーマット・バイトがあり、第１
１ｄ図に詳細に示されている。

第１２図のＧセグメントテーブル１２１２のサイズ及び
アドレスはＧテーブル語（ＧＴＷ）の内容によって限定
される。Ｇテーブル１２ １ ２のサイズ（ＧＴＳＺ）
１１０８は、災形的に２５５ェントリまであるＧテーブ
ルのェントリ数を限定する。ＧＴＳＺは８ビットの正の
整数である。すなわちもしＧ番号がＧＴＳＺよりも大き
いならば、Ｇテーブルからの例外が生じる。Ｇテーブル
１２１２の絶対アドレスはＧテーブルポィンタ１ １０
９を１針音することにより得られる。Ｇセグメントテー
ブルエントリのフオーマツトは２藷サイズ（８バイト）
であり、かつＧセグメント記述子と呼ばれる。Ｇセグメ
ント記述子のフオーマツトは第１１ｅと１１ｆ図に詳細
に示されている。全てのＧセグメント記述子は直接的で
あり、それ故間接ビット１、１１１１は０でなければな
らず、さもなければ非′合法記述子例外が生じる。存在
ィンジケータＰＩＩＩＯは１ビットフィールドでありし
かつそれは２進１に設定されるとき、セグメントが、そ
の記述子が相当するセグメント番号の主記憶装置内に限
定されるということを示すのに対して、もしそれが０に
クリアされていたならば、セグメントは限定されず、セ
グメント記述子への照会により、セグメント例外をしそ
こなう。利用ビットＡＩｌ１２は１ビットフィールドで
あり、かつそれはセグメントが利用できるかどうかを指
示する。それはこのセグメントが限定される場合にチェ
ックされるにすぎず、（すなわちＰは２進１に等しい）
さもなければそれは無視される。使用されたフラグフイ
ールドＵＩＩ１３は、セグメントが呼び出されたかどう
かを指示する。

もしＵビットが２進０に設定されるならば、このセグメ
ントは呼び出されないのに対して、もしＵフィールドが
２進１に設定されるならば、セグメントは呼び出される
。書きこまれたフラグフイールドＷＩＩ１４は、セグメ
ントが書きこまれたかどうかを指示する。

もしＷが２進０に設定されるならば、このセグメントは
書きこまれないのに対して、もしＷが２進１に設定され
ているならばセグメントは書きこまれる。Ｇセグメント
記述子のゲート・インジケータＧＳＩＩ１５は２進０１
に設定されなければならず、さもなければ非合法セグメ
ント記述子例外が生じる。この理由は、Ｇセグメントが
常にセマフオアを含み（逆は真ではない。すなわち全て
のセマフオアはＧセグメント内にあることが必要ではな
い）、そしてセマフオアの命令はＧＳコードを２進０１
にすることが必要であるということである。セグメント
１２１４のベースの絶対アドレスは、２４ビットのベー
スフイールド１１１６によって第１１ｅ図のＧセグメン
ト記述子内に限定される。すなわちこのフィールドの内
容は絶対アドレスを得るために１針音される。第１１ｆ
図のＧセグメント記述子の第２の語はＧテーブル１２１
２内のビット位置３２〜６３を占める。ＲＳＵフィール
ド１１１７、ビット３２〜３９はソフトウェア使用のた
めに指定され、かっこの場合のようにＧセグメント記述
子として使用されるとき一般に無視される。ＭＢＺフィ
ールド１１１８は０でなければならず、さもなければ非
合法セグメント例外が生じる。ＭＢＺフィールド１１１
８はビット４０〜５１を占めるので、それは４・さなセ
グメントＳＩＺＥのためのフィールドであるＳＩＺＥフ
ィールド１１１９を設定する。従って全てのＧセグメン
トは小さなセグメントタイプのものでなければならない
。セグメントＳＩＺＥＩＩ１９はこのセグメント内のバ
イト数を限定する１２ビットの正の整数であり、このセ
グメントサイズは１６の倍数として解釈される。それ故
、Ｇセグメント１２１４のセグメントサイズはぞ６バイ
ト（小さなセグメント）を越えることができない。Ｇセ
グメント内の変位Ｄが、ＤがＳＩＺＥＩＩＩ９よりも大
きいかそれに等しいところで照会されるならば、セグメ
ントからの例外が生じる。Ｇセグメント及びそのセグメ
ント内の変位Ｄを使用する主メモリを呼び出す方法はＧ
、Ｄアクセシングと呼ばれる。

Ｇ、Ｄメモリオペレーションの間に生じる種々の例外は
Ｇ、Ｄアクセス例外として参照される。再び第６図のシ
ステムベース６００を参照する。

ＢＡＲ＋８とＢＡＲ十４４の間に位置した９つのシステ
ム例外セル語がある。システム例外セル語ＥＸＣのフオ
ーマツトは第１１ｇ図に示されている。システム例外が
生じるとき削除されたプロセスにメッセージを伝達する
ためにセマフオアが利用されるので、これらのセマフオ
アのポィンタはメモリの９位置内に見られ、そして各位
層はシステム例外のクラス毎に一つの、システム例外セ
ルと呼ばれる。Ｍ欧フィールド１１２０は２進０に設定
されなければならす、さもなければシステムチェックが
生じる。

各例外セル（ＥＸＣ）はそれぞれシステム・ネームＧ、
ＤＩ１２１と１１２２を含む。

システムベース６００のＢＡＲ＋４４に位置したチャン
ネル例外セルは、前述したシステム例外セルと同様のフ
オーマツトを有し、かつチャンネル例外が生じるとき削
除されたプロセスにメッセージを伝達するために使用さ
れるセマフオアのシステム・ネームＧ、Ｄを含む。

内部プロセッサ待ち行列語ＩＰＯＷはＢＡＲ＋４８で始
まるように位置し、かつそのフオ−マットの詳細は第１
１ｈ図に示されている。

ＩＰＯＷ語は、参照番号９０５と８０５によって第９図
に示されたような準備プロセスの待ち行列（Ｑ／ＰＲ／
ＲＤＹ）のヘッドを指示する。

準備プロセスの待ち行列（Ｑ／ＰＲ／ＲＤＹ）は準備ス
テートにある全てのプロセッサをリンクする。

それは準備プロセス待ち行列のトップを指示することに
よりＩＰＯＷ語のＱ／ＰＲ／ＲＤＹフィールド１１２４
（第１１ｈ図）のＨＥＡＤにより照会される。Ｑ／ＰＲ
／ＲＤＹフイールド１ １２４のＨＥＡＤは１６ビット
の正の整数を含み、それは、ＧＯセグメントとして参照
されるＧセグメント番号０のベースからＱ／ＰＲ／ＲＤ
Ｙの第１のバイトへの変位である。もしこのＱ／ＰＲ／
ＲＤＹビットフィールドが０であるならば、準備待ち行
列は空であると考えられる。Ｍ皮フィ−ルド１１２３は
０でなければならず、さもなければシステムチェックが
生じる。

システムベース６００のＢＡＲ十５２において、初期と
現在の再試行カウントのための記憶が図示されており、
そのフオーマットは第１１ｉ図に詳細に示されている。

ＮＥＳフィールド１１２５は非機能記憶フィールドであ
り、かっこのシステムベースによっては利用されない。
初期の再試行カウントフィールド１１２６と現在再試行
カウントフィールド１１２７は機械故障例外状態を発生
させるために機械エラーが創られる前に自動命令再試行
が実行される回数を制御するために使用される。それら
にリセット再試行カウントにより同じ数でロードされる
。第１１ｉ図に示された動作プロセス語 （ＲＰＷ）はシステムベース６００のＢＡＲ十５６内に
記憶され、かつモノプロセツサ・アーキテクチャの場合
に優先権と共に、動作プロセスのネームを記憶するため
に使用される。

ＮＦＳフィールド１１２８と１１３１はそれぞれ非機能
故障フィールドであり、かつ任意の手段による任意の目
的のために利用されるが、一般的にはシステムベースに
よっては利用されない。

動作プロセスの優先権レベルはＰＲＩフィールド１１２
９内に記憶される。非同期トラツプビツトがＡＢフィー
ルド１１３２内に記憶されるのに対して、非同期トラッ
プリングがＡＲＮフィールド１１３２内に記憶される。
モノプロセッサ・アーキテクチャの場合に動作プロセス
の論理ネームＪ、ＰはＪ、Ｐフィールド１１３３内に記
憶される。第１１ｋ図に示された絶対化テーブルボィン
タ語はシステムベース６００のＢＡＲ＋６０に位置し、
かつそれは、ＢＡＲの内容をＩＳＬプログラムの全ての
絶対アドレスに加えることにより、初期システムロード
（ＩＳＬ）プログラムの絶対アドレスを開始するために
初期システムロ−ドで利用される。

絶対化テーフルポインタ１１３５は絶対化テーブル（図
示されず）の位置を限定する。絶対化テーブルサイズは
ＡＴＳＺフィールド１ １ ３４によって示されている
。第１１１図に示されたＣＰＵ直列番号語はＢＡＲ＋６
４に位置した４バイト語であり、かつＣＰＵ直列番号フ
ィールド１ １３６内にＣＰＵの直列番号を含む。

第１１ｍ図に示された主記憶上限語は ＢＡＲ十郎に位置し、かつそれは主記憶に最後に利用で
きる語の絶対アドレスを与えることにより主記憶上限１
１３９を示す。

ＢＡＲ十７２に、第１ １ｎ図に示された語が位置し、
初期システムロードＩＳり装置チャンネル番号（ＣＮ）
１１４０とハードウェア装置チャンネル番号（ＣＮ）１
１４１を形成する。

計算機システムで使用される装置の型式及び副型式は、
それぞれフィールド１１４３と１１４４にハードウェア
装置型式語（第１１ｏ図）によって示されるのに対して
、ＲＳＵフイールド１１４２はソフトウエアのために指
定される。

この語はシステムベースのＢＡＲ＋７６に見られる。

第１１ｐ図に示されたのと同機のタイプのフオーマット
を有する同様の語は、初期システムロードで使用される
装置の型式及び副型式を含む。この語はＢＡＲ十８０に
位置している。

計算機の再スタートボタンが押されると き、シュミレートされたＶオペレーションはセマフオア
で実行され、準備ステートに入る。

このセマフオアへのポインタはシステムベース６００の
ＢＡＲ十８４で見られ、かつ再スタート・セル語と呼ば
れ、第１１ｑ図に示されたフオーマットを有する。この
フオーマットは前述したシステム例外セルと同様であり
、それぞれＧフィールド１１４９とＤフィールド１１５
０においてセマフオアのシステム・ネームＧ、Ｄを含む
。Ｍ皮フィールド１１４８は０でなければならない。

計算機システムに１以上のプロセッサがある場合、マル
チプロセス拡張のためにシステムベース６００のＢＡＲ
十８８に語が備えられる。

この語の詳細は第１１ｒ図に示されている。システムベ
ース及びプロセス制御ブロックの使用例第１２図を参照
すると、ユーザーセグメント、システムセグメント、あ
るいは待ち行列プロセッサ準備（Ｑ／ＰＲ／ＲＤＹ）セ
グメント、のアドレス指定をし、かつそれを呼び出すた
めに、プロセス制御ブロックと粗合せてシステムべ−ス
がどのように利用されるかの一例が示されている。

主メモリ１２００はハードウェア使用のために指定され
た部分１２０３を有する。境界アドレスレジスタＢＡＲ
１２０２はシステムベース１２１５をハードウェアのた
めに指定されたメモリ１２０３の部分から分離する。境
界アドレスレジスタＢＡＲ１２０２は、境界アドレスレ
ジスタの内容を、システムベースに必要とされる項目の
４バイト単位の変位に加えることにより、システムベー
ス１２１５の項目のアドレス指定のために利用される。

次にこのアドレスは、必要とされるシステムベースの項
目の第１のバイトを指示する。

第１２図において、ＢＡＲ１２０２はＪテーブル語（Ｊ
ＴＷ）を指示している。前述したようにＪテーブル語は
Ｊテーブル１２０４を指示するポィンタを有する。第５
図に示されたＪ番号をインデックスすることにより、Ｊ
テーブルエントリ１２１６が得られる。Ｊテーブルヱン
トリにおいて、Ｐテーブル１２０５の絶対アドレスを指
示するＰテーブルポインタがある。Ｐテーフル１２０５
内のＰ番号（第５図参照）をインデックスすることによ
り、プロセス制御ブロック１２０６の絶対アドレスが得
られる。前に図示されように、プロセス制御ブロックＰ
ＣＢ１２０６において、２つのアドレススペース語ＡＳ
ＷＯとＡＳＷＩがある。

ベースレジスタ１２０１のセグメントテーブル番号フィ
ールドＳＴＮの高順位ビットは２つのアドレススペース
語の一方を呼び出すために使用される。この場合には、
セグメントテーブル語アレイＳＴＷＡ１２０８を指示す
るセグメントテーブル語アレイＳＴＷＡポィンタを有す
るＡＳＷＩである。ベースレジスタ１２０１のセグメン
トテーブル番号ＳＴＮと共に、８つのセグメントテーブ
ル語の一つがＳＴＷＡ１２０８に呼び出され、かつそれ
は８つのセグメントテーブル１２１０の一つを指示する
。

ベースレジスタ１２０１からのセグメントテーフルエン
トリＳＴＥはそのときセグメント記述子が置かれるセグ
メントテーブル１２１０の２５６のエントリの一つを創
るために利用される。セグメント記述子はそのときュ・
ーザーセグメント１２１１を呼び出すために利用される
（詳細については、発明の名称が“区分アドレス開発”
でこの発明と同じ該受人に譲渡された米国特許第３９３
８０９６号を参照のこと）セマフオアを記憶するために
利用されるシステムセグメント１２１４を呼び出すため
に、Ｇテーブル語ＧＴＷはシステムベース１２１５で利
用される。

Ｇテーブル語のアドレスは、システムベースのＧテーブ
ル語の変位を、境界アドレスレジスタＢＡＲ１２０２に
加えることにより得られる（第６図参照）。Ｇテーブル
語ＧＴＷはＧテーブル１２１２を指示するＧテーブルポ
ィンタを含む。このシステムに利用できるＧ番号を利用
し、かつＧテーブルにインデックスすることにより、Ｇ
セグメント記述子は呼び出され、それはシステムセグメ
ント１２１４のアドレスを指定するために利用される。
同様に、システムベース１２１５は、Ｑ／ＰＲ／ＲＤＹ
セグメント１２１３を指示する内部プロセッサ待ち行列
語ＩＤＱＷを位置させることにより、準備プロセス待ち
行列（Ｑ／ＰＲ／ＲＤＹ）を呼び出すために利用される
。

Ｇ 制御ユニット第１３ａ−１３ｃ図を参照すると、制
御ユニットの詳細が示されている。

制御ユニットは中央処理ユニット（ＣＰＵ）から分離し
て示されているけれども、それは実際上ＣＰＵの一部で
あり、かつ制御ストアユニットＣＳＵ１３０１、制御ス
トアインターフェイスアダプタＣＩＡ１３０２と付属副
ユニット、制御ストアローダ−ＣＳＬ１３０３、制御及
びロードユニットＣＬＵ１３０４から成る。

制御ストアユニットＣＳＵ１３０１は、制御及びロード
ユニットＣＩＵ１３０４と制御ストアインターフェイス
アダプタＣＩＡ１３０２を通して、制御ストアローダー
ＣＳＬ１３０３からマイクロ命令を受け取る。

通常の動作条件のもとで、マイクロプログラムはシステ
ム開始の間外部源からロードこれ、永久制御機能の機械
になる。しかしながら、制御ストアユニットＣＳＵ１３
０１は種々の中央処理ユニットＣＰＵ１３０６を演算モ
ー日こする様に再ロードされ、かつ開始される能力を有
する。ＣＰＵのオペレーションの次のモードはＣＳＵ１
３０１の制御のもとで利用できる。すなわち【ａ｝、固
有モード、【ｂ１エミュレーションモード、（ｃー固有
及びエミュレーション同時モード、‘ｄ）診断モードで
ある。この能力は、ＣＰＵにあるマイクロ命令がエミュ
レーションユニット１３１６、算術論理ユニットＡＬＵ
１３１７、命令フエツチユニツトＩＦＵ１３１８、アド
レス制御ユニットＡＣＵ１３１ ９、及びデータ管理ユ
ニットＤＭＵ１ ３２１のような全ての他のＣＰＵ機能
ユニットの３オペレーションを制御するために使用され
るマイクロオペレーション源であるために、可能である
。

また中央処理ユニットＣＰＵ内に前述した汎用レジスタ
１３０７、ベース・レジスタ１３０８、科学レジスタ１
３０９、Ｔ４レジスタ１３１０、状態レジスタ１３１１
、命令カウンタＩＣ１３１２、及びハードウェア制御マ
スク・レジスタ１３１３が示されている。典型的には、
制御ストアユニットＣＳＵ１３０１は、読み出し／書き
こみランダムアクセスストア（ＲＡＭ）と混ぜられた鰍
のバィポーラー集積回路プログラム可能の読出専用メモ
リ（ＰＲＯＭ）である。

それは典型的には１５０ナ／秒の読み出しサイクルと４
５０ナノ秒の書きこみサイクルを有する。制御ストアの
各位層は一つの８４ビットのマイクロ命令語（後に十分
に説明される）を記憶し、かつ各マイクロ命令語は１つ
のＣＰＵサイクルを制御する。制御ストアユニットＣＳ
Ｕ１３０１の制御ストアの各位瞳が読み出されると、そ
の内容は「マイクロオペレーション制御信号を発生する
マイクロオペレーション解読器によって解読され、かつ
各信号によりＣＰＵ内で指定されたオベレｈションが行
われる。（詳細に後述される）。各マイクロ命令語内の
位置を分類することにより（詳細に後述される）、指定
のＣＰＵオペレーションあるいは命令を実行する制御ス
トアシーケンスが得られる。

各命令がＣＰＵによって開始されると、オベレーション
コ−ド内のあるビットは制御ストア起動シーケンスを決
めるために使用される。命令解読機能によって設定もし
くはリセツトされるある７ロツプ（図示されず）のテス
トにより、必要なとき制御ストアメモリを更に特定のシ
ーケンスに分岐させる。制御ストアインターフェイスア
ダプタＣＩＡ１３０２は、制御ストアユニット１３０１
、データ管理ユニットＤＭＣ１３２１、アドレス制御ユ
ニットＡＣＵ１３１９、及び第１３１図の制御ストアメ
モリ１３３３のオペレーションを命令する算術論理ユニ
ットＡＬＵ１３１７と通信をする。

ＣＭ１３０２は、制御ストアアドレス変更、テスト、エ
ラーチェック、及びハードウェアアドレス発生、のため
の論理装置を含む。ハ−ドウェアアドレス発生はエラー
シーケンスの起動アドレスを開発するため、あるいは開
始シーケンスのために一般に利用される。データ管理ユ
ニットＤＭＵ１３２１は、 ＣＰＵ１３０６と、第１図に示された主メモリ及び／又
はバッファストアメモリとの間にインターフェイスを形
成する。

どのユニットが、他のユニットに必要とされる情報を含
み、かつその情報を適切な時間にＣＰＵレジスタに入れ
るのかを認識するのはデータ管理ユニットの責務である
。

データ管理ユニットＤＭＵはまた部分的書きこみオペレ
ーションの間マスキングを実行する。命令フヱツチユニ
ツトＩＰＵ１３１８は、ＤＭＵ１ ３２ １、ＡＣＵ１
３ １ ９、ＡＬＵ１ ３ １７、ＣＳＵ１３０１を
インターフエイスし、Ｚかつ命令によって供給されるＣ
ＰＵを保持する責務がある。

命令フェツチュニツトは、現在の命令が完了するまで、
そのレジスタで利用できる次の命令を有する。この能力
を形成するために、命令フヱッチュニツトｍＵ１３ Ｚ
１８は、通常１以上の命令を含む１２バイトの命令レジ
スタ（図示されず）を含む。さらに、ＩＦＵは、ＣＳＵ
の制御のもとで、命令が実際に必要とされる前に主メモ
リからの情報（命令）を要求し、このようにして、１２
バイトの命令レジスタを常に更新する。

命令はこのように通常使用されないメモリサイクルによ
って前もって取り出される。命令フェツチュニットはま
た各命令を解読し、命令長及びフオーマットを他のユニ
ットに知らせる。アドレス制御ユニットＡＣＵ１３１９
は、ＣＩＡを通して、ＣＳＵ、ＩＦＵ、ＡＬＵ、ＤＭＵ
と通信する。

ＡＣＵはＣＰＵの全てのアドレス開発に対して責務があ
る。ＡＣＵへの、ＡＣＵから、そしてＡＣＵ内の全ての
オペレーションは、このユニット内のＣＳＵマイクロオ
ペレーション及び論理によって命令される。ＡＣＵの通
常のサイクルは命令の型式よりも命令内のアドレスの型
式に左右される。

アドレス型式に従って、ＡＣＵは命令の各アドレスのた
めに異るオペレーションを実行する。ＡＣＵはまた典型
的にはセグメント数と共に、８つの最も最近に使用され
たメモリセグメントのベースアドレスを記憶する連想メ
モリ１３１９を含む。

メモリ要求がなされる毎に、セグメント番号は、セグメ
ントのベースアドレスがすでに開発され、かつ記憶され
たかどうかを決定するため連想メモリ内容に対してチェ
ックされる。もしベースアドレスが連想メモリ１３１９
ａ内に含まれるならば、このアドレスは絶対アドレス開
発で使用され、かっかなりの時間が節約される。

もしベースアドレスが連想メモリ１３１９ａ内に含まれ
ないならば、それは主メモリテーブルを呼び出すことに
よって開発される。しかしながら、セグメントのベース
アドレスが開発された後、それは後の参照のために、セ
グメント番号と共に連想メモリ内に記憶される。ＡＣＵ
、『Ｕ、ＤＭＵ、ＣＳＵとのインターフェイスは算術及
び論理ユニットＡＬＵ１３１７である。

その主要な機能は算術オペレーションとＣＰＵの必要な
データ処理を実行することである。算術論理ユニットの
オペレーションは完全に制御ストアユニットＣＳＵ１３
０１からのマイクロオペレーション制御信号に左右され
る。ＡＬＵ１ ３１７及びＣＳＵ１ ３０ １と、スク
ラツチパツドメモリユニツトＬＳＵ１３１５が関連して
いる（時にはまたローカル・ストアユニットとして参照
される）。

それは典型的には２５乳立檀（位置毎に３２ビット）の
ソリツデステートメモＩＪと、そのメモリのための選択
及び読み出し／書きこみ論理装置から成る。スクラツチ
パツドメモＩＪ１３１５はＣＰＵ制御情報及び維持能力
情報を記憶するために使用される。

。さらに、スクラツチパツドメモＩＪ１３１５は、デー
タ処理の間主としてオペランド及び部分的結果の一時的
記憶装置のために使用されるワーキング位置を含む。ま
た計算機システムの種々雑多なステートを記憶するため
、典型的に６４のフリップフロツプから成る補助メモリ
１３１７ａがＡＬＵ１３１７と関連している。

ＣＰＵはまた刻時ユニット１３２０を有 し、かつ本質的に２刻時システムがある。

すなわち第１の刻時システムは制御インターフェイスア
ダプタＣＭ１３０２のために時間調節をし、かつ第２の
刻時システムは中央処理ユニット内の機能ユニットのオ
ペレーションのためにタイミングパルスを発生する。第
１３ｃ図を参照すると、制御ストア語１３２５のフオー
マットが示されている。

制御ストア語は典型的には８４ビットの中であり、かつ
６つの主要フィールドに分割される。すなわち、ａ シ
ーケンス型式フィールド１３２６（３ビツト）ｂ 分岐
及び／又はマイクロオペレーション１３２７（２３ビツ
ト）ｃ 定数発生及び指示１３２８（１４ビット）ｄ
バスへのデータ１３２９（８ビット）ｅ マイクロオペ
レーション１３３０（３２ビツト）ｆ チエツク１３３
１（４ビット） 制御ストア語１３２５の３ビットＦフィールドはシーケ
ンス制御フィールドとして使用される。

典形的には７つの異るシーケンス型式があり、かつ一つ
はこの発明の計算機システムのために予約された型式で
ある。第１３ｂ図のブロック１３３５を参照すると、マ
イクロ命令１３２５の分岐フィールドＡ，Ｂ，Ｃ，Ｄ，
Ｅは、Ｆフィールドが２進０、１、あるいは２に等しい
とき、次のアドレスを発生するために利用される。ＫＳ
レジスター３３７の最初の６ビットは、Ｂフィールド、
Ｃテスト結果、Ｄテスト結果、及びＬフィールドと共に
利用されて、次のマイクロ命令の次のアドレスを発生し
、それからマイクロ命令はアドレスレジスタＫＳ１３３
７内に置かれる。Ｅフィ−ルドが２進４に設定されると
き（ブロック１３３５を参照）、次の選択されたアドレ
スは割込み復帰レジスタＫＡ１３３９から取られる。Ｋ
Ａレジスタ内に記憶されたアドレスは、ハードウェア割
込みが生じるとき次のアドレス発生論理装置によって発
生したものである。Ｅフィールドが２進５に設定される
とき、分岐はマイクロプログラムサブル−チンからの副
復帰を開始するために使用３される。使用されるとき、
復帰レジスタＫＲ１３４６の内容は次の制御ストアアド
レスとして使用される。復帰レジス夕１３４６は制御ス
トア命令を発することによってロードされ、そしてそれ
はインクリメンタ１３３８か４らＫＲレジスタ１３４６
に、ＫＳレジスタ１３３７の現在の制御ストアアドレス
＋１をロードする。１レベルネステイング・サブルーチ
ン能力はＫＴ復帰分岐レジスタ１３４７を通して発生す
る。

ＫＲレジスタ１３４６がロードされる毎に、ＫＲレジス
タの古い内容は、マイクロプログラム復帰が呼ばれる毎
にＫＴレジスタ１３４７に伝達される。すなわち、ＫＴ
レジスタの内容はＫＲレジスタに伝達される。第３のレ
ベルのネスティング・サブルーチン能力はＫＵレジスタ
１３４０１こよって供給され、かつ第４のレベルのネス
ティング・サブルーチン能力はＫＶ復帰分岐レジス夕１
３４９によって供給される。

制御ストア語のＦフィールドが２進６に設定されるとき
、アドレス指定された次の制御ストア語は、インクリメ
ンタ１ ３３８において、ＫＳレジスタ１３３７の現在
のアドレス＋１に等しくなる。

Ｅフィールドが２進７に設定されるとき、ＣＳＵ１３０
１は診断モードに入り、次のアドレスは現在のアドレス
十１になる。

前述され、かつブロック１３３５で示された次の制御ス
トアアドレスへの分岐のシーケンス制御に加えて、第１
３ｂ図のブロック１３３６にはハードウェア発生シーケ
ンス制御が示されている。

（言王：ブロック１３３５と１３３６はマイクロ命令が
取られる異るフオームを描くように図示されたハードウ
ェアレジスタである）。ハードウェア発生分岐は、Ｅフ
ィールドを削除し、固定アドレスを制御ストアアドレス
レジスタＫＳ１３３７に入れる重合状態である（エラー
のように、制御ストアスキャン等を開始する）。この分
岐は、割込みラインを１刻時期間の間高くし、かつＥフ
ィールドの制御のもとでＫＡ割込み復帰レジスタ１３３
９内に発生したアドレスを記憶することにより創られる
。ハードウェア発生アドレスは制御ストアアドレスレジ
スタ内に置かれる。あるハードウェア／ファームウェア
発生割込みは、割込みブロックフリツプフロップが、割
込み条件が満足されるまでそれらのクラスの別の遮断が
実行されるのを妨げるとき優先権を持つ。ファームウェ
アマイクロオペレーションは、ファームウェア制御のも
とにあるシーケンスの割込みブロックフリップフロップ
のリセットを制御するために存在する。ハードウェア制
御のもとでこれらのシーケンスはこのシーケンスの終り
にフリップフロップをリセットする。優先権によって表
にした次の条件はこのカテゴ川こ存在する。すなわち【
ａ稀』御ストアロ−ド、‘ｂ機。御ストアスキヤン、【
ｃ１ハードウエアエラー、【ｄ１ソフトウェアエラーで
ある。残りのハードウェア条件は割込みブロックフリッ
プを設定しないが、しかし発生するときただちに動作を
生じさせる。優先権によって表にされた次の条件はこの
カテゴリに存在する。‘ａ｝ 開始 （ｂ）ソフトークリア ‘ｃ’維持パネルに入る ‘ｄ’維持パネルに入る ‘ｅ’ハードウエアを出る 開始信号はＣＳＵ１３０１をアドレス２進０に分岐させ
、リードウェアリセット可能のエラーをクリアさせ、ハ
ードウェア制御のもとで制御ストアスキャンシーケンス
を伴う制御ストアロードオペレーションを実行させる。

それはまたシステムを開始させる。ソフトウェアクリア
信号はＣＳＵ１３０１をアドレス２進０に分岐させ、ハ
ードウェアリセット可能のエラーをクリアさせ、割込み
ブロックフリツプをリセットさせる。維持パネル入信号
はＣＳＵを維持パネル（図示されず）上のＣＳＵアドレ
ススイッチで前もって設定されたアドレスに分岐させる
。維持チャンネル入信号はＣＳＵを維持チャンネル（図
示されず）を経て発生したアドレスに分岐させる。

ロードされたアドレスは、維持チャンネルの一部である
維持バスＱＭＢ１３４４からなされくかつ正当化される
。ハードウェア出信号はＣＳＵを２進アドレス２に分岐
させる。このシーケンスは維持手段として使用される。
このシーケンスの終りに、Ｅフィールド分岐を発するこ
とにより復帰が開始され、かっこのＥフィールドは２進
４に設定される。制御ストアロード信号はＣＳＵをアド
レス２進０に分岐させる。

それはまたＣＳＵ謙みこみサイクルフロッブ（図示され
ず）、システムクロツク１３２０をオフにし、ＣＳＵを
ロード・ステートに置く。ロード・ステートにおいて、
ＣＳＵは、制御ストアローダーＣＳＬ１３０３、ＩＯＣ
１３０５、主メモリ１０２、あるいは維持パネル１３５
５からロードされることができる。

ＣＳＬからロードされるとき、自動スキャンがロードの
終りに発生する。他の媒体からロードされるとき、スキ
ャンはマイクロオペレーション信号を発生するか、ある
いは維持パネル上のスキャンスイッチを設定することに
よって発する。制御ストアスキャン信号はＣＳＵをアド
レス２進０に分岐させる。制御ストアスキャンはこのシ
ーケンスの持続期間中ハードウェア制御のもとにある。
このスキャンの間、システムクロツク１３２０はオフで
あり、それ故、命令もしくはテストは実行されない。ス
キャン丹頂序の終りに、ハードウェアは割込み復帰レジ
スタＫＡの内容をアドレスレジス夕ＫＳに伝達し、この
システムクロツクはオンにされ、制御はファームウェア
に復帰する。ハードウェアエラー信号はＣＳＵをアドレ
ス２進４に分岐させる。

通常の処理モード‘こおいて、任意のＣＰＵ機能ユニッ
トで検出されるハードウエアエラーはハードウエアエラ
ーラインを動作させる（図示されず）。発生した制御ス
トアシーケンスは、システム条件をテストして、とられ
るべき動作を決定する。

診断モード‘こおいて、検出可能なハードウェアである
エラー条件はマイク‐ロ診断には明白である。マイクロ
診断はとられるべき動作を制御する。他方、ソフトウェ
アエラー信号は制御ストアをアドレス２進１に分岐させ
る。このアドレスは、マイクロプログラム制御のもとに
あるソフトウェアエラー報告シーケンスの開始である。
再び第１３ｃ図を参照する。

Ｅフィールド１３２６は前述したように、分岐コードの
ための３ビットフィールドである。

分岐及び／又はマイクロオペレーションフィールド１３
２７はＡ、Ｂ、Ｃ、Ｄ及びＬフィールド（また第１３ｂ
図のブロック１３３５で示されている）から成り、ここ
でＡフィールドは次のアドレスの上６ビットであり、Ｂ
フィールドは６４分岐のマスクフィールドの次のアドレ
スの中間４ビットであり、Ｃフィールドは６４テストの
１つのための６ビットテストフイールドであり、Ｄフイ
ールドは６４テストのうちの一つのための別の６ビット
テストフイールドであり、そしてＬフィールドは最も重
要でないビットである。Ｋフィールド１３２８は１４ビ
ットフィールドであり、その６ビットは一定フィールド
のためのものであり、４ビットは一定もしくはステアリ
ングフィールドのためのものであり、そして４ビットは
ステアリングフィールドである。バスへのデ−タフイー
ルド１３２９はＱＭＢバス１３４４のＱＡ部分への情報
を制御するための４ビットを有するＱＡフィールドから
成り、かつＱＢフィールドはＱＭＢバス１３４４のＱＢ
部分への情報を制御するための４ビットを有する。Ｆフ
ィールド１３３０はマイクロオペレーション副命令を発
生するために符号化される３２ビットのフィールドであ
る。Ｐフイールド１３３１はチェックのために予約され
た４ビットから成る。オベレ−ションにおいて、マイク
ロ命令語は制御ストアアレイ１３３３内に記憶される。

ーサィクルのオペレーションの間、制御ストアアレイは
ＫＳアドレスレジスタ１ ３３７の内容によってアドレ
ス指定される。これによって、その位層の内容は読みこ
みラッチの群内に読みこまれるアドレスによって指定さ
れる。読みこみラッチの語内容の一部はＣＰＵの機能ユ
ニットの各Ｒ内の記憶レジスタに分布され、あるいはそ
れに伝達される。

各機能ユニットはシステムクロック源の制御のもとで制
御ストア語によって指定される必要な副命令を発生する
解読論理回路を含む。一般に、解読は、解読時間を減少
させるために、かつもし解読が中央で実行されたならば
命令信号を伝達するために縄常必要とされるケーブル数
を減らすために、中央で実行されるよりもむしろＣＰＵ
の各機能ユニット内で実行される。さらに、この解読は
ケーブル遅延の差から生じる時間問題を避けるために各
ユニット内でなされる。さらに、各ユニットで副命令を
解読することにより、この機能ユニット内に存在するあ
る条件を表わす信号が、ＣＩＡユニット１３０２に復帰
させる必要のない副命令信号を発生させるために必要と
される。

奥形的解読語ユニット１３５９は、マイクロ命令語から
種々のフィールドを受け取り、かつマイクロオペレーシ
ョン信号ａ，ｂ，ｃ，ｄ．・・・・・・・・・・・・・
・・ｑ，ｒを発生させるように第１３ｂ図に示されてい
る。典形的マイクロオペレーション解読器１３５９はマ
イクロ命令語からの命令を受け取る。マイクロ命令語か
らのフィールドは解読され、かつ複数のラインｓ，ｔ，
ｕ，……………ｙ，ｚの一つを高く設定する。マトリッ
クスは、点ｏ，８，ｙ……………０，のでｓ−ｚライン
に予定の制御ラインインピーダンスを結合させることに
より形成される。典形的にはマイク。命令からのフィー
ルドが解読されるとき、ラインｓ−ｚの一つは高くなる
。

ギリシャ文字Ｑ一のによって、マトリックス内に示され
た黒Ｖ点は２組の線の間を結合するインピーダンスを表
わし、任意の水平線にそって伝ぱんする電気信号は、イ
ンピーダンス結合（黒点）が示される垂直線ａ−ｙに沿
って伝搬するように結合される。そのとき各垂直線ａ−
ンはＡＮＤゲート１３６０一１３６５の各Ｒへの入力と
して結合される。他の入力信号はまたタイミング信号ｔ
ｓを含み、ＡＮＤゲート１３６０一１３６５に結合され
る。従って、各タイミング信号ｔｓが高くなるとき、他
の入力信号が全て高くなるこれらのゲートは可能にされ
、ＣＰＵの予定の機能ユニットにマイクロ命令信号を発
生する。たとえば、もし読みこみラツチ１３５７からの
命令１３４１が解読され、かつ水平ラインが高くなるな
らば、ａ、ｂ、ｃ、ｑ垂直制御線は高くなり、ＡＮＤゲ
ート１３６０，１３６１，１３６２，１３６４は、ｔｓ
タイミング信号がこれらのゲートに順次印加されるとき
可能にされる。

従って、垂直制御ラインがギリシャ文字Ｑ−の１こよっ
て表わされる異る点の水平制御ラインに結合される組合
せは、制御ストアアレイ１３３３から供ｖ給されるマイ
クロ命令によって中央処理ユニット内の機能ユニットを
制御するため中央制御ユニットＣＰＵにマイクロオペレ
ーション信号を供給する永久スイッチマトリックスを表
わす。変更特徴を有する永久ファームウェアは、計算機
システムの能力として必要なマイクロオペレーションの
シーケンスを単に指定することによってこの発明の機械
内に創ることができる。通常のコンディションのもとで
、データ は、またローカルレジスタＹＯ１３４３として公知のＣ
ＰＵ書き出しデータレジスタを適して制御ストアアレイ
１３３３内に書きこまれる。

制御フロツプ（図示されず）は、記憶装置アレイの上半
分あるいは下半分が書きこまれているかどうかを限定す
る。制御及びロードユニットＣＬＵ１３０４からのデー
タは維持バスＱＭＢを通してＣＩＡ／ＣＳＵに到遂し、
そして制御ストアアレイ１３３３に書きこまれる前に記
憶ローカルレジスタＹＯ１３４３によってバッファされ
る。記憶ローカルレジスタ１３４３は、読み込み及び書
き出しローカルレジスタの両方と時分割である。マルチ
プレクサＫＱＭ１３４５は維持パネル１３５５あるいは
マイクロ診断のどちらかによって制御されかつそれに結
合されたレジスタからの読み出し通路を形成する。比較
レジスタＫＰ１３５０は非機能的使用のために備えられ
、かつ主として保守目的のために使用され、そして比較
論理装置１３５２及び解読論理装置１３５１と共に利用
される。Ｈ プロセス制御のためのディスパツチヤフア
ームウエアデイスパツチヤはフアームウエア／ハードウ
ェアユニットであり、かつその主要目的は種々の待ち行
列プロセスを管理し、かつプロセス間の切り替えをする
ことである。

そしてこのディスパッチャは待ち行列プロセスを更新す
ること、プロセス制御ブロックＰＣＢ、システムベース
の動作プロセス語、及び新たなプロセスのレジスタを含
む。それはまた、セマフオアで実際上待機中のプロセス
にメッセージを送る。（Ｖオペレーションの後、ＩＯＣ
または例外処理装置のためのシミユレ−トＶオペレーシ
ョン）。それはまた、プロセスがそのメッセージを送る
ためにフリー・リンクセマフオアで待機しているときメ
ッセージリンクを自由にするＰオペレーションの後、セ
マフオアでメッセージを待ち行列化する。さらに、デイ
スパツチヤュニツトは固有モードでプロセス実行の“ロ
ールィン”後、あるいはもし現在のプロセスが動作中で
あり、固有モードで実行されるならば“競争”後、固有
モード命令ファームウェアを呼ぶ。

それはまたデコー拡張ファームウェアを次のために呼ぶ
。すなわち‘ａ’そのデコー拡張内で実行されるプロセ
スのロールアウト中の一時的コール【ｂー そのデコ−
拡張内で実行されるプロセスのロールィン中の一時的コ
ール【ｃ’そのデコー拡張内で実行これるプロセスのロ
ールイン中の終りの最終的コール【ｄ’もし現在のプロ
セスが動作中で、そのデコー拡張内で実行されているな
らば、競争の後の最終的コール さらに、このデイスバツチヤはこのシステムを、動作プ
ロセスがないときアイドルループ内に置く。

次の様にデイスパツチャに入り、あるいはそこから出る
いくつかの方法がある。

‘１１ 開始手順が最後のステップとしてのェントリを
形成する（発明の名称が“システム開始手丸頂’’で、
この出願と同じ該受人に譲渡された米国出願番号第５２
８８１４号を参照のこと）。

■ 開始及び中止命令がそのェントリのためにディスパ
ッチャに供給される。

開始命令はプロセスを起動させ、かつ中止命令はプロセ
スを終了させる（発明の名称が“起動及び中止命令”で
ある出願番号第５２９０１７号を参照のこと）｛３’
Ｐ及びＶオペレーションはデイスパツチャへのェントリ
を形成する。

Ｐオペレーションはセマフオアからのメッセージを検出
し、かつもしメッセージがなかったなら ば、そのときプロセスは待機ステートになる。

（発明の名称が“セマフオア上のＰ及び Ｖオペレーション”である。

出願番号第５２９２５６号を参照のこと） 要するに、ディスパツチヤは、どのプロセスが動作して
いるかを決定し、それから現在動作しているプロセスを
ロールアウトさせ（すなわちハードウエアレジスタ、ス
クラツチパッドメモＩＪ等に含まれる現在動作プロセス
に関する全ての情報をＰＣＢ内に書きこむ）、そして新
しいプロセスをロールィンさせる（すなわち新しいプロ
セスを動作させるのに必要な全ての情報を、種々のハー
ドウェアレジスタ、スクラッチパッドメモＩＪ等にＰＣ
Ｂから書きこむ）ような適切な動作をとることによって
、プロセスを、従ってプロセス制御ブロックＰＣＢを管
理する主要機構である。

ディスパツチヤによって実行されるファームウェア内（
すなわち制御ユニット内）のオペレーションの表示は第
１４ａ−１４ｉ図のフローチャートで示されている。

例えば、第１４ａ図のブロック１４０２はデイスパツチ
ャによって実行されるオペレーションの表示であり、こ
こでマイクロプログラム語は制御ストアユニットによっ
て供給され、かつ解読器１３５９によって解読されると
き、適当な一連のマイクロオペレーション信号１３６０
，１３６１等を通してＣＰＵの応用可能な部分を制御し
て、記憶サブシステム１０２のシステムベースからＩＰ
ＯＷを回収し、そしてそれをスクラツチパツドメモＩＪ
１３１５に伝達する。

同時に、ディスパツチャは、システムベースのＧテーブ
ル語ＧＴＷによって指示されたセグメント記述子のＧテ
ーブルからＧＯセグメント記述子（第１２図参照）に命
令取り出しをする。

ＩＰＯＷ語のビット１６一３１は１６ビットの正の整数
を含み、そしてそれは準備プロセスの待ち行列Ｑ／ＰＲ
／ＲＯＹのヘッド（最初のバイト）に対しての、ＧＯセ
グメントとして参照されたようなＧセグメント番号０の
ベースからの変位である。もしＩＰＱＷ語のビット１６
一３１が０ならば、１４０３準備待ち行列は空であると
考えられる。

もし準備待ち行列が空であるならば、それはＱ／ＰＲ／
ＲＤＹに現在待中のプロセスがなく、準備待ち行列は空
であるということを示す。決定ブｏック１４０５内で決
定されるべき次の疑問は空ィンジケータが設定されてい
るかどうかを決めることによって機械内に現在動作中の
プロセスがあるかどうかである。

もし空インジケータが設定されているならば（すなわち
現在動作中のプロセスがない）、そしてプロセッサを使
用するため待機している準備待ち行列のプロセスがない
ということは前もって決定されるので、この機械はアイ
ドルステート１４０６になる。

しかしながら、もしこの機械内に現在動作しているプロ
セスがあるが、機械を使用するために待機しているもの
はないならば、現在のプロセスはその次の命令１４０７
を呼び出す。さて、第１４ａ図のフローチャートの決定
ブロック１４０３に戻る。

もしＩＰＱＷのポインタ領域に正の整数があるならば（
すなわちビット１６一３１）、ＧＯセグメントのＩＰＱ
Ｗ語によって指示された準備待ち行列のヘッドはスクラ
ッチパッドメモ川こ取り出される。（柱：繰り返しを避
け、明りようにするため、制御ユニット及びＣＰＵと共
にデイスパツチャの中間機能は省略される。

しかしながら一例によって前述したようなこのような中
間機能は存在するということが理解できよう）。

この点までに、準備待ち行列の待機プロセスがあるとい
うことが決定された。別の動作が示される前に、もし中
央プロセッサに現在動作中のプロセスがあるかどうかを
決定することが必要である。これはフローチャート表示
の決定ブロック１４１０で決定され、かつもし中央プロ
セッサに現在動作中のプロセスがないならば（すなわち
ＣＪＰなし）、準備待ち行列のヘッドは動作する１４１
２。しかしながら、もし中央プロセッサに動作中のプロ
セスがあるならば、デイスパツチヤはどれが優先権を持
つか、現在動作中のプロセスかあるいは準備待ち行列の
ヘッドかを決定しなければならない。従って、それ故シ
ステムベースＰＣＢ４００の動作プロセス語内に位置す
る現在のプロセス（ＣＪＰ）の優先権バイトは取り出さ
れる１４１３。そのとき現在動作中のプロセスＣＪＰが
、準備待ち行列のヘッドで特期している新しいプロセス
ＮＪＰよりも低い優先権のものであるかどうかについて
の決定がなされる１４１４（決定ブロック１４１４参照
）。もしＣＪＰがＮＪＰよりも低い優先権のものでない
ならば、ＣＪＰは中央プロセッサの制御のもとに残り、
かつ競争ィンジケータはリセットされる１４１５（イン
ジケータは、最後の命令の始めがＣＪＰに代って実行さ
れ、それによって衝突の可能性が生じて以来、一以上の
新しいプロセスが準備待ち行列に置かれるのを除いて、
競争ィンジケータは常にゼロに設定される。

これらの状態のもとでは、競争ィンジケータ２進１に設
定される。

）現在のプロセスＣＪＰが続けられ、かつ別の命令を実
行する前に、ＣＪＰがデコー拡張モード１４１５である
かどうかの決定がなされる。もしＣＪＰがデコー拡張モ
ードで動作しているならば、そのとき次の命令がエミュ
レーションモードで（すなわちデコー拡張）で実行され
、かつもしそれがデコー拡張モードで動作していないな
らば、次の命令が固有モードで実行される。再び決定ブ
ロック１４１４に戻ると、もし準備待ち行列の先頭のＮ
ＪＰがＣＪＰよりも高い優先権を持つならば（すなわち
その優先権番号はＣＪＰの優先権番号よりも低い）、現
在動作中のプロセスＣＪＰはその機械から“ロールアウ
ト”され、かつ新しいプロセスＮＪＰはその機械に“ロ
ールィン”される。従ってファームウェア優先権サブル
−チンＰＲＩＱ１４１ ８は、フアームウエアサブルー
チンＲＩＬＯ１４１９の命令のもとで、ＬＩＦＯ優先権
によってかつＣＪＰの最初の“ロールアウト”による優
先番号によって、現在のプロセスＣＪＰを準備待ち行列
に向ける。ＲＬＬＯサブルーチンは、汎用レジスタ、ベ
ースレジスタ、科学レジスタ、Ｔレジスタ、状態レジス
タ、及び命令カゥンタに記憶されるＣＪＰの情報の書き
出しを、王〆モリのプロセス制御ブロックＰＣＢの適切
な記憶領域に戻す。そしてそれをＲＵＡの更新にする。
さらに、ＰＣＢ内のプロセス主要語０（ＰＭＷＯ）のＤ
ＥＸＴ番号は更新される１４２０。新しいプロセスＮＪ
Ｐはまさに今“ロール・ィン”されようとしている。

境界アドレスレジスタＢＡＲは取り出され１ ４２２、
そして動作プロセス語ＲＰＷはシステムベースのアドレ
スＢＡＲ＋５６から取り出される。フロック１４２３を
参照のこと。新しいプロセスＮＪＰのネームは次に動作
プロセス語ＲＰＷに書き込まれる。

そして新しいプロセスＮＪＰのネームがＱ／ＰＲ／ＲＤ
ＹのプロセスリンクＰＬに書き込まれたので、プロセス
リンクＰＬ内のネームはそれゆえ今ＲＰＷ、ブロック１
４２４に置かれる。それゆえＮＪＰは準備待ち行列から
すぐにＣＪＰになり、それゆえＱ／ＰＲ／ＲＤＹでもは
や待たない、そしてそのネームをＱ／ＰＲ／ＲＯＹのプ
ロセスリンクＰＬから取り出すことによって待ち行列解
除されなければならない。

これが実行されるとき、プロセス準備Ｑ／ＰＲ／ＲＤＹ
の待ち行列はファームウエアサブルーチンＵＱＬＫ、１
４２５ａによって新しくされる。それゆえ、機械を取
り出されたばかりのプロセスのＪＰ番号はもはや機械の
制御を有さないで、それを待たなければならないので、
Ｑ／ＰＲ／ＲＯＹ内のプロセスリンク内に置かれる、１
４２６。この点で、中央プロセスのこの制御を新しいプ
ロセスに与え、古いプロセスを準備待ち行列内に置く変
換は完了される。中央プロセッサの制御中にプロセス（
新しいＣＪＰ）があるので、空ィンジケータはゼロ、に
設定される；１４２７一方中央プロセッサの制御中にＣ
ＪＰがないならば、空ィンジケータは１に設定されるこ
とになる。この点で、プロセッサの割り当ては完了され
、古いプロセスが準備待ち行列中に置かれたのに反して
、新しいプロセスは中央プロセッサを得る。しかしなが
ら、新しいプロセスは、汎用レジスタ１３０７、ベース
レジスタ１３０８、科学レジスター３０９、Ｔ−レジス
タ１３１０、状態レジスタ１３１１と命令カウンタ１３
１２のような第１３ａ図の中央処理ユニット１３０６の
ハードウェアのためにまだ動作する準備がなされてなく
、制御命令が新しいプロセスのプロセス制御ブロックか
ら供給されなければならない。従ってファームウェアサ
ブルーチン１４３川まＣＰＵを制御し、最初ＰＣＢ（第
４図）からスクラッチパッドメモＩＪ１３１５にＰＭＷ
を取り出し、そのときＰＭＷＯを取り出す。

ＰＭＷＯのＭＢ２フィールドはチェックされ、１４３３
、もしそれが２進０でないならば非合法的ＰＣＢ例外が
結果として生じる。しかしながら、もしＰＭＷＯのＭＢ
２フイールドがゼロであるならばＰＭＷＩは取り出され
る１４３４。またＰＭＷＩのＭＢ２フィールドはそれが
２進０かどうかを決めるためにテストされる。

もしそれが２進０でないならば、非合法的ＰＣＢ例外が
存在する。それに反してもしそれが０と等しいならばデ
イスパッチャはＣまで進む。従ってアドレススペース語
ＯＡＳＷＯは ＰＣＢ大の適当なスペースから取り出され、セグメント
テーブル語サイズＳＴＷＳ２はそれが７以下であるかど
うか決定するようにテストされる１４３７。

もしそれが７以上ならば、非合法的ＰＣＢが結果として
生じ、もしそれが７以下かあるいは７と等しいならば、
そのときＡＳＷＩはＰＣＢ、ブロック１ ４３８から取
り出され、そしてそのＳＴＷＳ２フィールドはそれが８
以下かあるいは８と等しいかどうか決定するようにテス
トされる。もしそのフィールドが８以上であるならば、
そのとき非合法的ＰＣＢが結果として生じる。しかしな
がら、もしそのＳＴＷＳ２フィールドが８と等しいかあ
るいは８以下であれば例外語ＥＸＷは取り出され１４４
０、そのＭＢ２フィールドはそれが０と等しいかどうか
を決定するようにテストされる。もしＭＢ２フィールド
が０と等しくないならば非合法ＰＣＢが結果として生じ
る。ところがもしそれが０と等しいならぱスタツク語Ｓ
ＫＷは取り出され１４２２、そのＭ旧２フィールドが０
と等しいかどうかを決定するようにテストされる１４４
３。もしＭ旧２フィールドが０と等しくないならば、そ
のとき非合法的ＰＣＢが結果として生じる。

これに反して、もしそれが０と等しいならば命令カゥン
タ語ＩＣＷはＰＣＷから取り出され、命令カウンタＩＣ
に置かれる。そしてそのＴＡＧフィールドはそれが０と
等しいかどうかを決定するようにテストされる。もしＴ
ＡＧフィールドが０と等しくないならば、そのとき非合
法的ＰＣＢが結果として生じる。しかしながら、ＴＡＧ
フィールドが０と等しいならば、ＭＢ２語は取り出され
１４４６、そのＭ旧２フイールド（ビット０−３ １）
はそれが０と等しいかどうか決定するようにテストされ
る１４４７。もしそれが０と等しくないならば、そのと
き非合法的ＰＣＢが結果として生じる。ところが、もし
それが０と等しいならばスタックベース語０、そして筏
ＢＷ０，１と２は取り出される１４４８。ＰＣＢのベー
スレジスタ保持領域内の８つのベースレジスタの内容は
そのとき取り出され１４４９、機械のベースレジスタに
記憶される１３０８。

そのときＰＣＢの汎用レジスタ保持領域からの１６の汎
用レジスタの内容は取り出され１４５０、機械の汎用レ
ジスタに記憶される１３０７。しかしながら、科学レジ
スタの内容を取り出す前に、科学モードが使用されるか
どうかを決定するためにプロセス主要語０（ＰＭＷＯ）
のケーパビリテイ・バイトがチヱツクされる１４５１。
もし科学モードが使用されるならば、そのときＰＣＢの
科学レジスタ保持領域からの科学レジスタの内容は取り
出されそして記憶される１４５２。ファームウェアはそ
のときアカウントモードが使用されるかどうかを決定す
るためにＰＭＷＯのケーパビリテイ・バイトをチェック
させるように進む１４５３。もしアカウント・モードが
使用されているならば（たとえば２進１に設定されたケ
ーパビリテイ・バイトのアカウント・ビット）、アカウ
ント語はＰＣＢ内に存在し、準備時間アカウント語ＰＴ
Ａは更新される。

そのときファームウェアは、ＤＥＸＴ番号が０に設定さ
れるかどうか決定するために進む１４５４。もしそれが
０に設定されないならば、機械はエミュレーションモー
ド内にあり（すなわちデコー拡張能力が使用される）、
それがプロセス主要語３のＤＥＴＳ２フィールド以上か
あるいはそれ以下かどうかを決定するためにＰＭＷＯの
ＤＥＸＴ番号がチェックされる１４５５ことを、それは
示している。

またＤＥＸＴ番号がＤＥＴＳ２フィールドより小さいが
０ではないので非合法的ＰＣＢ例外が結果として生じる
ＤＥＴＳ２フィールドよりそれが大きい場合、機械は合
法的ェミュレ−ションモード内で実行し、Ｆ‘こ進む。
決定ブロック１４５４に戻って、もしＤＥＸＴフィール
ドが２進０であるならば、そのとき固有モードは実行さ
れそして機械はＳＴＷを取り出す１４５７。ＰＣＢの余
剰時間終了語ＲＴＯは取り出され１４５８、ＣＪＰが動
作状態に費やす時間限界でプロセスタイマがロードされ
る。

この点までに、（ａ’機械内に古いプロセスＣＪＰが存
在し、新しいプロセスＮＪＰが古いプロセスＣＪＰより
優先されたとき、新しいプロセスＮＪＰはＣＰＵを制御
するために“ロール・ィン”されたかまたは、‘ｂ｝Ｃ
ＰＵの制御中にＣＪＰが存在しないで準備待ち行列のヘ
ッドが動作されたかである。

条件｛ａ｝の下で簡単に、ＣＪＰはＲＰＷに取り出され
、Ｑ／ＰＲ／ＲＤＹのプロセスリンクＰＬ内に置かれる
。そしてＱ／ＰＲ／ＲＤＹのプロセスリンクＰＬ内のＮ
ＪＰは、ＣＪＰにすぐなるＮＪＰを制御し、かつ古いＣ
ＪＰの制御を停止させる２つのプロセスの位置を効果的
に切り換えるＲＰＷ内に置かれる。

そのときＮＪＰのＰＣＢは呼び出され、ＮＪＰを動作す
るよう要求される情報はスクラッチパツドメモＩＪにあ
るいはＡＣＵのレジスタのアレイに置かれる。もしＣＰ
Ｕの制御中にＣＪＰが存在しないならば（条件ｂ）、そ
のとき準備待ち行列のヘッドは動作される。

たとえばディスパッチャは準備待ち行列からのプロセス
リンクＰＬからＮＪＰを取り出し２それをＲＰＷ語に置
くために、ＮＪＰはＣＪＰになる。これを実行するため
によつてプロセスリンクＰＬはＱ／？Ｒ／ＲＤＹに何も
残されず、それを取り出すよう要求される。従って決定
ブロック１４６１で始まり、ファームウェアはＣＰＵの
制御中にＣＪＰがあったかどうかを決定する。

そしてもし自由プロセスリンク（ＦＰは）が存在するな
らばそれは呼び出され、待ち行列化され、ＣＪＰはここ
に書かれる。しかしながらもしＣＰＵの制御中にＣＪＰ
が存在しないならば、ＮＪＰのＰＭＷＯのステートバィ
トが更新され１４６０、機械内にＣＪＰが存在するかど
うか決定される１４６３。もしプロセッサの制御中にＣ
ＪＰがないならば、ＮＪＰのプロセスリンク（Ｑ／ＰＲ
／ＲＤＹの中にあって、現在機械の制御中にあるもの）
は、Ｑ／ＰＲ／ＲＯＹに取り出された１４６６（すなわ
ちＱ／ＰＲ／ＲＤＹから待ち行列を解除させる）、フリ
ー・リンク・セマフオアＦＬＳＰになり、フリー・プロ
セスリンク待ち行列（第９図の８０５）内に待ち行列化
され、フリー・プロセスリンク待ち行列の一部になる１
４６６ａ。境界アドレスレジスタＢＡＲの内容は取り出
され１ ４６４、システムべ−スのＢＡＲ＋５６に位置
したＮＪＰ（現在ＣＪＰ）の動作中プロセス語ＲＰＷは
ＲＰＷ、フロツク１４６５にＮＪＰ識別を置くことによ
って更新される。空ィンジケータはＣＪＰが存在しない
場合０に設定される。次に競争ィンジケータは０に設定
され１４６７、典形的内容のアドレス指定可能なメモリ
であるセグメントアソシェィタ（第１図の１３２）はク
リアされ１４７１、そのときプロセスモードが入れられ
る１４７０。（例外がオペレーティングシステムよりむ
しろプロセッサ内に動作しているプロセスによって処理
されることを、プロセスモードは示す。）そのときファ
ームウェアはＣＡＢに続き１４８０、非同期トラツプビ
ットＡＢはそれが２進１に設定されるかどうかを決定す
るためにチェックされる１４８１。もしＡＢビットが２
進１に設定されるならばそのときプロセスリング番号Ｐ
ＲＮが非同期トラツプビツトＡＲＮより大きいかあるい
は等しいかどうかを決定しチェックされる１４８２。（
ＡＢ及びＡＲＮは各プロセスのＰＣＢの優先権バイトに
位置され、プロセスが動作ステートにあるとき意味があ
る。ＡＢ及びＡＢＮはシステムベースのＢＡＲ十５６に
位置したＲＰＷから取られる。）次のステップ１４８４
は非同期トラツプルーチンに進み、そしてそれは、非同
期トラツプビツトもしくは非同期リング番号を最初の場
所に設定させる状態に気をつけるので、ＲＰＷのＢＡＲ
＋５６のＡＢ及びＡＲＮがリセットされ、そしてもしこ
れらがファームウエアによってその次にリセットされな
かったならば、それは実際上悪いものが何もなかったと
ころで何かが悪かったという指示を出し、従って常に非
同期トラップルーチン１４８４に進み、決して実行され
ないだろう。全決定ブロック１４８１及び１４８２に帰
って、ＡＢビットが設定されず、あるいはＡＢビットが
設定され且つＰＲＮがＡＲＮより大きいならば、そのと
きファームウエアは、プロセッサがいかなるモードで、
即ち通常モードあるいはエミュレーションモード内で動
作することを決定するため進む。従ってＤＥＸＴ番号は
、それが０に設定されるかどうかを決定するようにチェ
ックされ、それが０に設定されるならば、機械の通常モ
ードで動作する１４８７。しかしながら、ＤＥＸＴ番号
が０に設定されないならば、エミュレーションモードで
動作する１４８６。

発明の内容の詳細な説明 ハードウェア／ファームウェア・システムは設定された
オペレーションに処理される記録の２つの基本的タイプ
を認識する。

記録のこれらの２つのタイプは第１５Ａ図に例証された
バーチュアルメモリ記録及び第１５Ｂ図に例証されたデ
ータベース記録である。バーチュアルメモリ記録は一般
的に、記録がセグメント・アドレスによってアドレス指
定されうるオペレーティングシステム手順内部に使用さ
れる。データベース記録は、領域−ページ−ライン番号
とともにそれらのデータ記録をアドレス指定するユーザ
プログラムによってさらに一般的に使用される。領域は
ユーザファイルを参照し、ページは彼のデータファイル
範囲内の分割を参照し、ライン番号はそのファイルのペ
ージ範囲内の特別な記録を参照する。第１５Ａ図に示さ
れたように、バーチュアルメモリ記録は次のフィールド
から構成される。

タイプフィールド１５０１は記録タイプの説明であり、
この記録の記録記述子（下で説明される）から得られる
。バーチュアルメモリ記録のＤスイッチフィールド１５
０２は記録ステートを説明する。記録は次のようなステ
ートにあることができる。有効、そしてそれは記録を意
味し、現在有効なデータを含む。論理的に削除される、
それはもはや記録を意味せず、有効なデ−夕を含むが、
なおメモリスペースを保持する。長さフィールド１５０
３は記録のバイトの実際の数を説明する。記録本体１５
０４は記録の実際のデータを含む。ポインタ・シーケン
ス・フイールド１５０５は、その記録がオーナーかメン
バーのいずれかであるセットの、次の、先の、最初の、
最後のオーナー記録のポインタを含む記録本体の一部分
である。ハードウエア／フアームウエアシステムによつ
て認識される記録の第２の主要タイプは第１６Ｂ図に説
明される。タイプフィールド１５１０はまた記録のタイ
プを説明し、下で説明される記録の記録記述子から得ら
れる。長さフィールド１５１１はバイト内の記録の長さ
を説明する。記録本体１５１２は記録の実際のデータを
含む。ポィンタ・シーケンス１５１３はセットの次の、
先の、等の記録へのポィンタを含む。別々に記録され、
後で説明される各記録のためにＤスイッチフィールド１
６０４がある。第１５Ｃ図と第１６Ｄ図は記録のポィン
タ・シーケンスのフオーマットを説明する（第１５Ａ図
のフィールド１５０５と第１５Ｂ図のフィールド１５１
３）。

ハードウエア／フアームウヱアシステムは２つの異なる
ボィン夕・シーケンス・フオーマットを認識する。１つ
はメンバー記録に対するシーケンスを認識する第１５Ｃ
図であり、、もう１つはその記録がオーナー記録に対す
る第１５Ｄ図である。

メンバー記録（第１５Ｃ図）にとって、次のポインタ・
フィールドはセット内の次のメンバーのアドレス指定を
含む。先のポインタ１５２１は現在のセットの以前のメ
ンバーのアドレス指定を含む。オーナー・ポインタ・フ
ィールド１５２４はセットのオ−ナーのアドレスを含む
。オーナー記録に対し、ハードウェア／ファームウェア
によって認識されたポィンタ・シーケンス・フオーマッ
トは第１５Ｄ図に示されている。最初のポィンタ・フィ
ールド１５３２はセットの最初のメンバー記録のアドレ
ス指定を含む。最後のポィンタ・フィールド１５３３は
セットの最後のメンバーのアドレス指定を含む。説明さ
れたポィンタの各々は（次の、先の、オーナー、最初と
最後）選択的である。

しかしながら、任意のセットにとって次のような組合わ
せだけが合法的である。ケース１、オーナーあるいはメ
ンバー記録にとって最初でなく、最後、次のもしくは先
のポィンタ（メンバー記録はオーナー・ポィンタを有す
る）。

ケース２、オーナー記録は最初のポィンタを有し、メン
バー記録は次のポィンタを有する（メンバー記録はオー
ナー・ポイン夕を有してもよいし、有さなくてもよい）
。

ケース３、オーナー記録は最初と最後のポィン夕を有し
、メンバー記録は次のポインタを有する（メンバー記録
はオーナー・ポィンタを有しても良いし、有さなくても
良い）。

ケース４、オーナー記録は最初と最後のポインタを有し
、メンバー記録は次と先のポィンタを有する（メンバー
記録はオーナー・ポインタを有してもよいし、有さなく
てもよい）。

ハードウエア／フアームウエアシステムの別の特徴は、
４つの異るクラスあるいはフオーマットのポィンタを認
識することである。

記録内のこれらのクラスはバーチュアルメモリ記録のた
めにのみ使用されるクラスゼロ、バーチユアルメモリ記
録のためにのみ使用されるクラス１、データ記録のため
にのみ使用されるクラス２、及びデータ・ベース記録の
ためにのみ使用されるクラス３として参照される。４つ
の全てのポインタクラスはそれらの最初の２つのビット
に共通な意味を有する。

第１ビット、即ちＥＯＳビットは“セット終了”ポイン
タである。このビットが１に設定されるとき、限定によ
るポィン外まオーナー記録を指示する。第２のビット、
即ちＮＩＮＳビットは“挿入されない記録’’ポインタ
である。このビットが１に設定されるとき、記録は照会
されるセット数として現在は挿入されない。クラスゼロ
ポィンタ・フオーマツトは第１５Ｂ図に示されている。

ＥＯＳビット１５４０と挿入されないビット１５４１は
最初の２つのビット位置を占める。ＳＲＡフィールド１
５４２は１４ビットのオフセットであり、かつそれは所
定のセグメント内の変位であり、そしてそれはそのセグ
メント内に位置した記録を指示する。クラスゼロポィン
タから得られたＳＲＡフィールドは、クラスゼロポィン
タを通して記録をアドレス指定するときに使用されるベ
ース・レジスタから一般的に得られるセグメント番号と
常に合併される。クラス１ポィンタは第１５Ｆ図に示さ
れている。

ＥＯＳビット１５５０及び挿入されないビット１５５１
は標準限定のものである。フィールドＳＥＧ、ＳＲＡ１
５５２は標準セグメントアドレスから成り、そしてそれ
らは以前に定義した。これらのポィンタは記録を直接ア
ドレス指定するために使用され、かつセグメント番号は
直接そのポィン夕を通して供給される。データ・ベース
記録と共に使用されるクラス２とクラス３のポインタの
ために、ファームウエア／ハードウェアシステムは、前
述したようにシステムの各ベースレジスタ（第２図の２
０２を参照）と共に、関連したインデックスレジスタが
あるということを認識する。

汎用レジスタ８−１５，２０１はインデックスレジスタ
０〜７にそれぞれ相当する。このインデックスレジスタ
番号ＩＸＲｉはベースレジスタＢＲｉに匹敵する。例え
ば、ベースレジスタＢＲ３のために、インデックスレジ
スタＩＸＲ３（ＧＲＩＩ）は、領域−ページーライン番
号ポインタを含み、その現在のＳＥＧ、ＳＲＡアドレス
はベースレジスタＢＲ３内に含まれる。このように、ユ
ーザーはＳＥＧ、ＳＲＡアドレスを有するベースレジス
タあるいは領域一ページ−ラインフオーマツトのインデ
ックスレジスタ内に含まれるようなデータ・ベースポイ
ンタのどちらかを通してユーザーの記録のアドレスを指
定することができる。データ・ベース記録で動作するハ
ードウェア／ファームウェア命令は、領域−ページーラ
ィンポィンタをＳＥＧ、ＳＲＡアドレスに自動的に変換
する能力を実施する。

従って、データベース命令によってなされる全ての実際
上のメモリ照会は、セグメント及びＳＲＡ番号によって
メモリを指定する標準ハードウェア機構を使用し、そし
てインデックス・レジスタに含まれるような領域一ペー
ジーラィンからの変換は、もし必要ならばハードウェア
によって自動的になされる。ユーザーファイル（領域）
内のページとハードウェア／ファームウェアによって認
識されるようなセグメントの間に１対１の一時的対応が
ある。

このように、後述されるページ記述子を通して、ハード
ウェア／ファームウェアは任意のページ番号をセグメン
ト番号に変換する。クラス２ポィンタ・フオーマツトは
第１５Ｇ図に示されている。

ＥＯＳ及び“挿入されない”ビットはフィールド１５６
０と１５６１内に示されている。ページ番号はフィール
ド１５６２内に含０まれる。ライン番号はフィールド１
５６３内に示され、かつページと領域の記録番号を表わ
す。完全な領域−ページーラィン番号ポィンタは、デー
タベース命令により照会されるインデックスレジスタか
ら得られた領域番号を得ることによりクラス２記録を使
用するときに得られる。クラス３ポィンタ・フオーマッ
トは第１５日図に示されている。

ＥＯＳ及び“挿入されない”ビットはフィールド１５７
０と１５７１内に示されている。領域番号はフィールド
１５７２内に示されている。これはユーザーファイル番
号に関連する。ページ番号１５７３及び番号１５７４は
ユーザーファイル内の特別の記録のアドレスを指定する
。第１６Ａ図は、ハードウェア／ファームウェアシステ
ムによって認識されるようなユーザーファイル（領域）
の一部であるデータベースページを図示する。

データベースページは第１５Ｂ図において前述したよう
にデータベース記録を含む。前述したように、データベ
ースページが主メモリ内にあるとき、データベースペー
ジとセグメントの間に１対１の対応がある。ページヘツ
ダー１６０１は、それが含まれるページに関係したある
情報を含む。

例えば、それはバイトでページの長さを、またページに
含まれる多数の記録（ライン）を説明する。それはまた
、それが主メモリ内に含まれるときページへの書き込み
で設定される書き込みビットのような情報を含む。ペー
ジヘッダ−に続いて、データベースページの次の主要部
はラインオフセットアレイ１６０２である。これは、ペ
ージの有効なライン番号に１対１で対応する１６ビット
素子のアレイである。ラインオフセットアレイの各素子
のために、２ビットＤースイッチ１６０４と１４ビット
オフセット１６０３がある。Ｄ−スイッチは、無為の、
論理的に削除され、物理的に削除され、あるいは有効な
、記録ステートを説明する。オフセットはページの初め
からの相対変位である記録への１４ビットポインタであ
る。ハードウエアはこのページに相当するセグメント番
号と連結したオフセットを使用することによってこのペ
ージのデータベース記録をアドレス指定することができ
る。対応するセグメント番号を得る方法は下に記述され
る。データ・ベース・ページの残っている部分は記録１
６１０及び記録１６１２で表わされたような実際のデー
タベース記録からなる。これらの記録はページのどんな
部分（セグメント）にも位置するが必ずしもラインオフ
セット・アレイにおいてそれらの位置と同じ順番に位置
するとは限らない。○スイッチが無為の、物理的に削除
されるような記録ステートを記述するならば、オフセッ
トはそのときゼロに設定され、記録を存在しないだろつ
ｏ実際のデータベース・ページは第１６Ｂ図に示された
ようなページ記述子によってアドレス指定される。

ページ記述このセグメント番号１６２５は主メモリにロ
ードされてからこのページ番号と相当するセグメント番
号を含む。領域番号１６２２はこのページの領域番号（
ファイル）を含む。ページ番号１６２４は実際のページ
番号である。最終ページィンジケータ１６２６は任意の
領域の最も高いページ番号のものに等しい。シフト・カ
ウント１６２３はページ番号のビット数を含む。タハー
ドウェア／ファームウェアシステムは、領域一ページー
ラインポイン夕・フオーマツトを利用するとき、可変長
さページ番号を認識する。次の記述子１６２０は一連の
ページ記述子の次のページ記述子を指示するのに使用さ
れる。先の記述子０ １６２１は一連のページ記述子の
先の記述子を指示する。これらの一連のページ記述子の
使用については下に記述される。一連のページ記述子は
、ファイルのどのページが計算機システムの主メモリに
現在位置している夕かを示すのに使用されたハードウェ
ア／ファームウェア機構である。

メモリにある各ページにとって、ページ記述子は一連の
ものであると認識された単一システム内位置される。そ
してそれは第１６Ｃ図に示された集積アクセス制御ポィ
ンタによ０つて指示される。集積アクセス制御ポィンタ
は先に記述されたシステムベースの一語の拡張を表わす
。ＩＡＣポィンタはアドレスＢＡＲ＋９２に位置し、そ
してそれはシステムベースの端を一語過ぎている。ＩＡ
Ｃポインタ・フオーマツトは“ゼロでな｝ナタればなら
ない”フィールド１６３０、Ｇ一番号１６３１、及び変
位１６３２を含む。Ｇ一番号は、以前に記述されたよう
なＧ−セグメントの番号である。変位は、ページ記述子
リングの初めが開始するところのＧ−セグメント範囲内
の変位であ０る。主メモリに含まれた全ページのページ
記述子はそのとき伝統的チェィン・フオーマット内にい
つしよにリンクされる。次の記述子及び先の記述子のフ
ィールドはリンクを形成する。第１７図は主メモリ内に
データベースページの位置を実施するためのハードウェ
アノフアームウェア・フロウ・チャートを示す。

このファームウェアは、領域−ページーラィン番号ポィ
ンタを取り出し、ページが主メモリにあるかを初めに決
定し、そして次にそれが主メモリ内に存在するならばペ
ージのページ記述子を伝達する。ファームウェアは１７
０１に示されるように始まる。第一のファームウェア動
作は１７０２に示されたように起こる。

そしてそこでＩＡＣポインタの主メモリ・フェッチはＢ
ＡＲ＋９２の位置でなされる。（ＩＡＣポィンタは第６
図に示されているようにシステム・ベースに組み合わさ
れる。）このメモリ・フェッチの結果として、メモリ・
アクセス例外１７０３が起こる。メモリ・アクセス例外
は物理的メモリあるいはメモリ読み込みエラーからなさ
れる。ファームウェアによって取り出された次のステッ
プは１７０４に示されている。そしてそこでＭ旧２フィ
ールドはゼロであることをチェックされる。（第１６Ｃ
図参照）そのフィールドがゼロでないと発見されるなら
ば、そのときシステム・チェック１７０５が発生する。
システム・チェックの発生で、システムは診断ステート
に入る。ＭＢ２フィールドがゼロであるならば、ブロッ
ク１７０６は次に実行される。

ＩＡＣフィールドのＧ一番号は一時レジスタＧに，伝達
される。変位フィールドは一時レジス夕Ｇに伝達される
。変位はまた“最初のポィンタ”と呼ばれる位置のスク
ラッチパッド・メモリに伝達される。ブロック１７０７
は次に実行される。主メモリのフェツ升まページ記述子
を命令取り出しのためにアドレスＧ、Ｄでなされる（第
１６Ｂ図参照）。このフェッチは以前に記述されたよう
にＧ、Ｄアドレッシングの慣習に従ってなされる。Ｇ、
Ｄアクセス例外１７０８はこのメモリフェッチの結果と
して発生する（たとえばセグメント、非合法的Ｇ−Ｄセ
グメント記述子からである）。ファームウェア・サブル
ーチンによってチェックされる領域・ページ・ラインの
領域番号及びページ番号は一致させるためページ記述子
の領域番号フィールド１６２２及びページ番号フィール
ド１６２４と対照して比較される。もし領域及びページ
番号が一致するならば、ブロック１７１０が実行され、
ファームウェア・ルーチンがスクラツチパツドメモ１′
にロードされる主メモリから取り出されたばかりのペー
ジ記述子とともに完了する。現在のページ記述子の領域
あるいはページ番号がチェックされる領域一ページーラ
インの領域及びページ番号に等しくないならば、ブロッ
ク１７１１が実行される。

現在のページ記述子の次の記述子フィールド１６２０は
一時的スクラッチパッドの位置の内容、“最初のポィン
タ”と対照してチェックされる。もしこれらの２つの値
が等しくないならば一時レジスタ○が現在のページ記述
子の次の記述子フィールドと共にロードされるブロック
１７１３が実行される。ステップ１７１３に続いてファ
ームウェアによる分岐は、新しいページ記述子（それは
次の記述子によりアドレス指定される）が今取り出され
、続いてチェックされるステップ１７０７になされる。
ステップ１７１１に戻って、もし次の記述子が一時的ス
クラツチ・パッド位置の内容と、“最初のポインタ”と
等しいならば、これはメモリ内にある全ページを記述す
るページ記述子の全リングがファームウェアによって捜
し出される領域−ページを発見しないで今使い尽くされ
たばかりであることを示す。

この場合、必要なべージが主メモリに位置されていない
ことを示すページ例外１７１２が生じる。その例外に続
いて、適当なソフトウェア動作が生じ、この必要なべー
ジを主メモリに移す。次に第１８図において、主メモ川
こおいてデータベースページを位置指定する為の機構を
実施する為に必要なハードウェアに対するブロックダイ
ヤグラムが表示される。

この機構は位置指定ページ作動用フリップフロツプ１８
５１のセットにより作動され、前記フリツプフロップは
中央処理ユニット１０４の算術論理ユニット１３１７の
補助メモリ１３１７Ａに位置される。位置指定ページ作
動用フリップフロップ１８５１をセットする以前に、そ
のページ記述子が位置指定されるべき領域ページ数が、
領域−ページレジスタ１８５２にロードされる。領域一
ページレジスタの内容は、次に適正な領域−ページ記述
子が位置指定された時を検出する為に使用される。位置
指定ページ作動用フリップフロップ１８５１の論理１に
対するセット動作がＡＮＤゲート１８５４を駆動し、こ
の為境界アドレスレジスタＩ８５３の内容が加算器１８
５６に入力される。

加算器に対する他の入力は一定値９２で、これはハード
ウェアレジスター８５５に記憶される。加算器１８５６
は、中央処理ユニット１０４の算術論理ユニット１３１
７に位置される。加算器１８５６の出力は、ＡＮＤゲー
ト１８５７に接続されている。ＡＮＤゲート１８５７の
駆動は、加算器１８５６の内容をメモリシステム１８５
９のメモリアドレスレジスタ１８５８に転送させる。こ
の様に、ＢＡＲ＋９２のアドレスは、メモリアドレスレ
ジスター８５８に転送される。前述に如く、このアドレ
スは、システムベースに位置される集積アクセス制御ポ
ィンタのアドレスである。ＩＡＣポインタは、メモリシ
ステム１８５９から読出される。位置指定ページ作動用
フリップフロップ１８５１からの出力信号は反転増中装
置１８８６により論理零に反転されて、この論理零は更
に、メモリシステムの読出し／書込みフリッブフロツプ
１８８７を論理零にセットする（メモリ詠出し動作）為
に使用される。この様に、メモリシステムがメモリアド
レスレジスタ１８５８のロード動作を検出した後、メモ
リ議出し動作が開始される。〆モリ読出し動作の結果、
メモリアクセス例外動作が生じ得る。前述の如く、メモ
リアクセス例外動作は、例外取扱機構の作動を惹起する
。この例外取扱機構は、この様な例外動作がメモリシス
テムにより検出されると、メモリアクセス例外フリップ
フロップ１８６０のセット動作により作動される。メモ
リ動作が通常の如く完了すれ‘よ、メモリ動作完了フリ
ップフロッブ１８６１が論理１にセットされて、メモリ
から謙出されたＩＡＣポィンタの内容は、メモリデータ
レジスタ１８６２に転送される。このメモリ動作完了フ
リップフロップ１８６１は、次にＡＮＤゲート１８６３
を介してメモリデータレジスタの内容の転送を駆動する
。ＩＡＣポィンタを表すこれ等の内容は、第１６Ｃ図に
示す如きフオーマツトとなる。ＩＡＣポィンタのＭ滋フ
ィールド１６３０は、算術論理ユニット１３１７に位置
されるコンパレータ１８６５に接続される。このコンパ
レータ１８ ４６５は、Ｍ斑フィールドを２進数０の数
値を含むレジスタ１８６４と比較する。もし等しくない
条件が検出されると、システムチェックフリツプフロッ
プ１８６６は数値１にセットされる。コンパレータ１８
６５が等しい条件を検出する場合は、等しい信号は、Ｇ
番号１６３１の転送を駆動し、ＡＮＤゲート１８６７を
介してＩＡＣポィンタの変位フィールド１６３２をＧレ
ジスタ１８７３と○レジスタ１８７４に対して駆動する
。Ｄレジスタ１８７４への転送の為の論理回路について
は以下に記述する。位置指定ページ作動用フリップフロ
ップ１８５１のセット動作は、最初のフリップフロップ
１８６９のセツテイングを惹起する。

このフリツプフロップは、数値１にセットされて、Ｄレ
ジスタ１８７４が最初にロードされる事を表示する。こ
の様に、最初のフリツプフロツプ１８６９の出力は、Ａ
ＮＤゲート１８６７の出力に沿ってＡＮＤゲート１８７
１に接続され、前記ＡＮＤゲートはＩＡＣポィンタのＤ
変位フィールドを含んでいる。ＡＮＤゲート１８７１を
介して、ＩＡＣポインタの変位フィールドは、ＯＲゲー
ト１８７２を介してＤレジスタ１８７４に転送される。
最初のフリツプフロツプ１８６９の出力も又、ＡＮＤゲ
ート１８６７（ＩＡＣポィンタの変位フィールドを含む
）に沿ってＡＮＤゲート１８６８に接続される。この様
に、最初のポインターレジスタ１８７０は、ＡＮＤゲー
ト１８６８を介して、このポインタから得る最初の変位
数値でロードされる。最初のポインターレジスタ１８７
０の使用については以下に記述する。又、最初のフリッ
プフロップ１８６９の出力は、自体のリセット入力に接
続される。この様に、最初のフリップフロップが論理１
にセットされ、かつ最初のポインターレジスター８７０
とＤレジスタ１８７８をロードごせた後、最初のフリツ
プフロツプは次いで論理零にリセツトされる。Ｇレジス
タ１８７３とＤレジスタ１８７４が一たんロードされる
と、Ｇ、Ｄアクセス機構１８７５が作動する。

この機構は、ＧおよびＤレジスタにより与えられたアド
レスにおける主メモリのフェッチをしてページ記述子（
第１６Ｂ図参照）をフェッチさせる。この機構は、主メ
モリをして、前述の如くアドレス指定するＧ、Ｄの規則
に従ってフェッチさせる。Ｇ、Ｄアクセス例外動作は、
このメモリのフェッチの結果として生じ得る（例えば、
セグメントから違法Ｇ−Ｄセグメント記述子）。この様
な例外動作が検出されると、Ｇ、Ｄアクセス例外フリツ
プフロップ１８７６は論理１にセットされ、これは更に
例外取扱装置機構を作動させる。さもなけれ‘よ、Ｇ、
Ｄアクセスの完了と同時に、機構１８７５はフェツチさ
れたデータをページ記述子レジスタ１８７７に転送する
。ページ記述子１８７７に転送されたデー外ま、第１６
Ｂ図に示す如きフオーマツトである。ページ記述子レジ
スタ１８７７のロード後、領域番号１６２２とページ番
号１６２４は、算術論理ユニット１３１７に位置された
コンパレータ１８７８に入力される。

この時、ページ位置指定機構の開始時にロードされる領
域一ページレジスタ１８５２に位置された領域ページ番
号も又コンパレータ１８７８に入力される。もしコンパ
レータが一致する比較内容を見出すならば、所望のべ−
ジ記述子がロードされ、機構はその機能を完了する。こ
の様に、コンパレータ１８７８の一致比較ラインは、位
置指定ページ完了フリツプフロップ１８７９に接続され
る。この信号は、このフリップフロップを論理１の状態
にセットして、ページ位置指定機構の完了を信号する。
もしコンパレータ１８７８が非一致条件を信号すると、
ＡＮＤゲート１８８０に接続された非−致信号は、次の
記述子１６２０のページ記述子レジスター８７７からコ
ンパレータ１８８３へ、又ＡＮＤゲート１８８５への転
送を可能にする。コンパレータ１８３３は、次の記述子
１６２０を最初のポインター８７０と比較する。一致比
較条件が検出される場合、ページ記述子の全ポインター
チェーンが探索され、所望のページ記述子は位置指定さ
れない。この様な条件下では、所望の領域ページは主メ
モリ内になく、この為コンパレータ１８３３の一致は、
ページング例外フリップフロップ１８８４をセットする
為に使用される。この例外取扱機構は次にフリップフロ
ップ１８８４のセッティングにより作動される。ページ
記述子レジスタ１８７７からの次の記述子１６２０を含
むＡＮＤゲート１８８０の出力も又ＡＮＤゲート１８８
５に接続される。

このＡＮＤゲートは、コンパレータ１８８３の非一致信
号により駆動される。この非一致条件は、各ポィンタの
べ‐‐ジ記述子チェーンに端末に到達しない時生じる。
この様に、非一致信号が論理１でない時、次の記述子フ
ィールドは、ＡＮＤゲート１ ８８３からＡＮＤゲート
１８８２に転送される。ＡＮＤゲート１８８２への他の
入力は、反転増中装置１８８１からの信号である。ＡＮ
Ｄゲート１８８１からのこの信号は、最初のフリツブフ
ロップ１８６９の反転出力を表わす。この様に、反転Ａ
ＮＤゲート１８８１による信号出力は、最初のフリップ
フロツプ１８６９が論理零にあるとき論理１にあり、従
ってＡＮＤゲート１８８２は、次の記述子フィールド１
６２０をＯＲゲート１８７２に転送し、これが更にＤレ
ジスタ１８７４に接続される様に駆動される。これ等の
一連の論理ゲートを介し、次の記述子フィールドがペー
ジ記述子１８７７からＤレジスタ１８７４に転送され、
Ｇ、Ｄアクセス機構はこの時再び作動可能なる。Ｇ、Ｄ
アクセス動作のサイクルは、この時再び作動され、新し
いページ記述子がフェッチされてページ記述子レジスタ
１８７７にロードされる。この新らしいページ記述子の
フヱツチ動作は、１８７８のコンパレータが所望のペー
ジ記述子を検出するか、コンパレータ１８８３がページ
記述子チェーンの端部を検出する迄繰返される。本文で
述べたハードウェア／ファームウェアシステムの更に重
要な２つの要素は、第１９Ａおよび１９Ｂ図に示される
。

第１９Ａ図のセット記述子は、与えられたセットの性状
を記述する為に使用される。第１９Ａ図に示される如く
、Ｐフィールド１８０２は、このセットの記録ポインタ
のポインタークラス（モード）を記述する２ビットのフ
ィールドである。オーナーおよびメンバーの全ての記録
は、与えられたセットに対して同じポインタークラスの
ポィンタを有する。セット記述子１８０３のオーナーポ
インタフイールドは、メンバー記録がオーナー記録（第
１５Ｃ図参照）に対する「オーナーポインタ」を含む場
合に１セットされる。「他のポィンタ」フィールド１８
０４は、オーナーおよびメンバー記録が最初の、最後の
、次の、および先のポインタを持っているかどうかを記
述する「セット編成モードＪフィールドＫ１８０５は、
現行のセットに使用されているセット編成のモードを記
述する。「リンク」セットのモードについてのみ本文に
より詳細に開示する、然しながら、表配列又はリスト配
列の如きセット編成の為の他のモードへの拡張能力は存
在する。「変位」フィールド１８０６は、メモ川こおけ
る記録の初めからそのレコードにおけるポインターシー
ケンスの初め迄のオフセットを表わすのに使用される（
第１５Ａおよび第１５Ｂ図参照）。第１９Ａ図に技術さ
れる如きセット記述子は、ハードウェアノフアームウェ
アに照合されたセットの記述を与えるセットで動作する
時、データベース命令により常にアクセスされる。第１
９Ｂ図に示す如き記録記述子は、レコードのある特性を
記述する為に使用される。

「フィ−ルド１８２川ま、記録フオーマットの記述の為
に使用される。記録のフオーマットは、第１５Ａおよび
１５Ｂ図に記述した如く、バーチュアルメモリ記録がデ
ータベース記録のいずれかである。「記録タイプ」フィ
ールド１８２１は、記録のタイプを表示し、第１５Ａお
よび１５Ｂ図に示される如きメモリにおける実記録のタ
イプフィールドにロードされる。「記録長さ」フィール
ド１８２２は、どんな実長さで記録が主メモリにあって
第１５Ａおよび１５Ｂ図に示す如きメモリ記録にロード
されるかを表示する。実際のデータベース命令は、第２
０Ａ乃至２０Ｆ図に示す如き６つのフオーマットの１つ
のである。

第２０Ａ図に示されるＧＲＯＰフオーマットは、「演算
コード１９１０」と、「零でなければならない」フイー
ルド１９１１と、「ベースレジスタ」番号１９１２と、
「補数コード」１９１２とを含んでいる。

「ベースレジスタ」は記録のセグメント化されたアドレ
スを含んでいる。「桶数コード」は「演算コ−ド」によ
り記述される特定の命令のこれ以上の区別の為に使用さ
れる。第２０Ｂ図に示されたＸＩフオーマツトは、演算
コード１９２０と、演算コードのこれ以上の区別に使用
される補数コード１９２１と、アドレスシラブル１９２
２と、零でなければならないフィールド１９２３と、論
理的削除フィールド１９２４と、ポインターモードフイ
ールド１９２５と、ＢＲフィールド１９２６とを含んで
いる。

ベースレジスタは、レコードのセグメント化されたアド
レスを含んでいる。アドレスシラブル１９２２は、その
いくつかの用途の為、動作されるべきセットのセット記
述子を指示する。アドレスシラブルは、前述の如きアド
レス生成の為の規則に従って、セグメント化されたアド
レスに生成される。第２０Ｃ図に示されたＰＸＤＸフオ
ーマットは、演算コード１９３０と、これ以上の区別に
使用される補数コード１９３１と、１つのアドレスシラ
ブルＡＳＩ Ｉ ９３２と、零でなければならないＭＢ
ＺＩフイールド１９３３とベースレジスタ１９３４と、
２番目の零でなければならないＭＢＺ２フィールド１９
３５と、２番目のアドレスシラブルＡＳ２ １９３６と
からなる。再びベースレジスタは記録のセグメント化さ
れたアドレスを含んでいる。第１のアドレスシラブルＡ
ＳＩ Ｉ９３２はセット記述子を指示する。第２のアド
レスシラブルＡＳ２ １９３６は２進整数のアドレス指
定に使用される。第２０Ｄ図に示されたＢＲＸフオーマ
ツトは、演算コード１９４０と、命令を更に区別する為
に使用されるタイプフィールド１９４１と、ベースレジ
スタフイールド１９４２と、アドレスシラブル１９４３
とを含んでいる。

このベースレジスタは、記録のセグメント化されたアド
レスを含んでいる。このアドレスシラプルは、セット記
述子をアドレス指定する為に使用される。第２０Ｅ図に
示されたＤＸＧＲフオーマットは、演算コード１９５０
と、命令を更に区別する為に使用されるタイプフィール
ド１９５１と、第１のベースレジスタ番号ＢＲＩ １９
５２と、アドレスシラプル１９５３と、零でなければな
らないＭＢＺＩフィールド１９５４と、第２のベースレ
ジス夕番号ＢＲ２ １ ９５５と、「前後−最初最後」
フィールド１９５６と、第２の零でなければならないＭ
ＢＲ２フィールド１９５７とを含んでいる。

２つのベースレジスタは、メモリに位置する２つの異な
る記録をアドレス指定する為に使用されるアドレスシラ
ブルは、セット記述子のアドレス指定に使用される。

「前後−最初最後」フィールドは、セット内の記録の所
望の位置設定を記述する。第２０Ｆ図に示すＯＰＤＤフ
オーマツトは、演算コード１９６０と、特定データベー
ス動作の言己述に使用されるプリミティブフィールド１
９６１と、命令を更に区別する為に使用されるタイプフ
ィールド１９６２と、ポインターフィールドの記述に使
用されるＰフィールド１９６３と、オーナーおよびメン
バー記録の他のポィンタを記述する「最初最後−次、先
」ポインターフィールド１９６５と、ポインターシーケ
ンスの初めに対するオフセットを記述する変位フィール
ド１９６６と、ベースレジスタ数を含むＢＲフィールド
１９６７とを含んでいる。

このベースレジスタは、主メモ川こおける記録のセグメ
ント化されたアドレスを含んでいる。オーナー検索デー
タベース命令は、ファームウェア／ハードウェア命令で
、セット記述子を取出して来て、これがベース・レジス
タＢＲと共にメンバ記録のオーナ・ポィンタを呼出す。

オーナ・ポインタがそのポインタ・クラスに応じてセグ
メントアドレスに変換され、次にこのセグメントアドレ
スがベース・レジスタＢＲにロードされる。ポィンタが
データベース記録の一部であれば、ポインタがインデッ
クス・レジスタにもロードされる。オーナ検索命令は第
２０ｂ図に示すＸＩフオ−マットである。オーナ検索命
令に対するファームウェアのフローチャートが第２１Ａ
図乃至第２１８図に示されている。

ファームウェア・フローチャートの動作２００１により
、命令のフオーマットを検査する。次に動作２００３乃
至２００５により、命令のアドレス・シラブルによって
指定されたセット記述子をフヱッチし、このセット記述
子に対して或る予備検査をする。動作２００７で、命令
のベース・レジスタＢＲＩ９２６によつてアドレスされ
且つセット記述子から変位１８０６によってインデック
スされた（第１５ａ図、第１５ｂ図及び１９ａ図参照。
これが記録のポィンタ順序をさめる）ポィンタをフェッ
チする。動作２００９により、セット記述子からポィン
タモードを決定し（第１９ａ図参照）、ポィンタモード
‘こ応じた特殊の拠層に従う。第２１Ａ図を更に詳しく
説明すると、最初に動作２００１で、命令のＭＢＺフィ
ールド１ ９２３（第２０ｂ図参照）が０かどうか検査
する。

この０検査の為、命令を命令フェッチュニット（第１３
ａ図のＩＦＵ１３１８）から演算論理装置１３１７にあ
るレジスタへ転送する。このレジスタで行なわれたハー
ドウェア検査によって、Ｍ旧Ｚが０でないことが判ると
、ファームウェアが、第２１Ａ図の２００２に示す様に
、例外処理装置へブランチする。この例外は不法フオー
マツトフィールド例外と呼ばれる。ＭＢＺが０であれば
、ファームウェアが動作２００３へ進み、そこで命令の
アドレス・シラブルＡＳＩ９２２によって定められたア
ドレスで、主メモリから３バイトをフェツチする。アド
レス・シラブルからセグメントアドレスへの変換は前掲
の特許願に記載されている。このアドレス変換がアドレ
ス制御装置（第１３ａ図のＡＣＵ１３１９）で行なわれ
る。主メモリのフェッチの際、メモリアクセス例外が起
り得る（第２１Ａ図の２００４）。この若干の例として
は、セグメントの中にないこと、セグメントが存在しな
いこと、又は主メモリの中にないことがある。フェッチ
された３バイトが、第１９ａ図で説明したセット記述子
である。第２１Ａ図に示す次の工程は、セット記述子の
Ｋビット１８０５（第１９ａ図参照）を検査して、Ｋビ
ットが０に等しいかどうかを見る。

この検査の為、最初に主メモリからフヱッチされてデー
タ管理装置（第１３ａ図の１３２１）に転送されたセッ
ト記述子を演算論理装置１３１７へ転送する。セット記
述子のＫビット部分が０でないと判ると、セット特性利
用不能例外が起る２００６。Ｋビットが０であれば、フ
ァームウェアは第２１Ａ図に示す動作２００７へ進み、
そこで、命令フオーマット（第２０ｂ図参照）の中のベ
ース・レジスタＢＲＩ９６２の内容にセット記述子（第
１９ａ図）の変位１８０６を加えたアドレスで、主メモ
リのフヱッチを行なう、フェッチを行なうこのアドレス
は、命令によって参照される記録のポィンタ順序中のオ
ーナ・ポィンタのアドレスである（第１５ｃ図参照）。
このフェッチの際、メモリ・アクセス例外２００８が起
り得る。フヱツチされたオーナ・ボィンタが作業用メモ
リの位置Ｘにストアされる。変位フィールド（第１９ａ
図の１８０６）をベース・レジスタの内容に加算するの
は、アドレス制御装置（第１３ａ図の１３１９）で行な
われる。ファームウェアが第２１Ａ図の動作２００９へ
進み、そこで参照する記録のポィンタ・モードを判定す
る。

この判定の為、動作２００３でフェッチされたセット記
述子（第１９Ｇ図）のＰフィールド１８０２を検査する
。この検査が第１、３ａ図の演算論理装置１３１７で行
なわれる。クラス０のポィンタでは、第２１Ｂ図の２０
１３へプランチする。クラス１のポィン夕では、第２１
Ｄ図の２０１１へブランチする。クラス３のポインタで
は、第２１Ｅ図の２０１２へブランチする。第２１Ｂ図
について、クラス０のポインタの処理を説明する。動作
２０１４により、第２１Ａ図の動作２００７でフェツチ
されて作業用メモリの位置×にストアされたポィン外こ
よって指定される記録の実効アドレスが形成される。動
作２０１５乃至２０１９により、作業用メモリの位置Ｘ
にあるボィンタによって指定された記録の状態が検査さ
れる。このポィンタはセットのオーナ記録を指定する。
クラス０のポィンタのフオーマットは第１５ｅ図に示さ
れている。オーナ・ポィン外こよって指定された記録が
有効状態にあると判ると、このポィンタのＳＲＡ部分（
第１５ｅ図参照）がベース・レジスタにロードされ、命
令は完了する。第２１Ｂ図について詳しく説明すると、
動作２０ １ ４では、ベース・レジスタＢＲからセグ
メント番号を求め且つ動作２００７でフェッチされたポ
ィンタＸからセグメントアドレスのＳＲＡを求めること
により、アドレス制御装置（第１３ａ図の１３１９）で
オーナ記録の実効アドレスが形成される。

動作２０１５で、動作２０１４で作られたセグメントア
ドレスを使って、主メモリから記録のＤスイッチをフェ
ッチする（記録の○スイッチ１５０２の説明は第１５ａ
図参照）。このフェッチの際、セグメントの中にないと
か、物理的にメモリの中にないとかの様なメモリ・アク
セス例外２０１６が起り得る。主メモリからフェツチさ
れた２ビットのＤスイッチがデータ管理装置（第１３ａ
図の１３２１）．から演算論理装置１３１７へ転送され
る。

この転送は、マイクロ命令を用いてファームウェアの制
御の下に行なわれ、データ管理装置内のレジスタから演
算論理装置内のレジスタへ転送する。動作２０１９では
、この時演算論理装置１３１７にあるＤスイッチを検査
し、それが０に等しいかどうかを調べる。これが真であ
れば、ファームウェアは例外処理装置へブランチし２０
２０、記録削除例外を報告する。そうでなければ、Ｄス
イッチが１に等しく、記録は有効ステートであり、ファ
ームウェアが動作２０２１へブランチする。

この動作で、オーナ・ボィンタ（第１５ｅ図参照）のＳ
ＲＡ部分がベース・レジスタ（第２図の２０２）のオフ
セット部分へ転送される。この転送は、作業用メモリの
位置Ｘにあるポインターの一番右側の１５ビットに対す
る１５ビット転送である。１５ビットだけを転送するの
は、オーナ・ポィンタ（第１５ｅ図参照）が１に等しい
ＥＯＳビット１５４０を持つからである。

これは定義により、オーナ・ポィンタは必らずＥＯＳビ
ットがセットされているからである。ベース・レジスタ
のＳＲＺフィールド２０２の最初のビット位置に０が欲
しいので、ハードウェア／ファームウェアが強制的にこ
のビットを０にすると共に、ポインタの他の１５ビット
を転送する。次の動作は２０２２で、この時命令は完了
し、ファームウェアは命令にブランチする。第２１Ｃ図
について、クラス１のポィンタの処理を説明する。

動作２０２３により、第２１Ａ図の動作２００７でフェ
ッチされて作業用メモリの位置Ｘにストアされているオ
ーナ・ポインタによって指定された記録の実効アドレス
が形成される。動作２０２４乃至２０２９により、作業
用メモリの位置×にストアされたポィンタによって指定
された記録の状態が検査される。このポィンタはセット
のオーナ記録を指定する。クラス１のポィンタのフオー
マットは第１５ｆ図に示されている。オーナ・ポインタ
によって指定された記録が有効ステートにあると判ると
、このポインタのＳＥＣ、ＳＲＡ部分がベース・レジス
タに。ードされ、命令が完了する。第２１Ｃ図について
詳しく説明すると、動作２０２３では、動作２００７で
フェッチして作業用メモリの位置Ｘにストアされたポィ
ンタから、セグメント番号及びＳＲＡを求めることによ
り、アドレス制御装置（第１３ａ図の１３１９）でオー
ナ記録の実効アドレスが形成される。

動作２０２３で作ったセグメントアドレスが、動作２０
２４では、主メモリから記録のＤスイッチをフェッチす
る為に使われる（記録のＤスイッチの説明は第１５ａ図
参照）。このフェッチの際、セグメントの中にないこと
、又は物理的にメモリの中にないことと云う様なメモリ
・アクセス例外２０２５が起り得る。主メモリからフェ
ツチした２ビットのＤスイッチをデータ管理装置（第１
３ａ図の１３２１）から演算論理装置１３１７へ転送す
る。

この転送はマイクロ命令を使ってファームウェアの制御
の下に行ない、データ管理装置内のレジスタから演算論
理装置内のレジスタへ転送する。動作２０２８では、演
算論理装置１３１７にロードされたＤスイッチを検査し
、それが０に等しいかどうかを調べる。これが真であれ
ば、ファームゥェアが例外処理装置２０２９へブランチ
し、記録削除例外を報告する。そうでなければ、Ｄスイ
ッチは記録有効状態にセットされている筈であり、ファ
ームウェアは動作２０３０へブランチする。動作２０３
０で、主メモリからフェッチされて作業用メモリの位置
Ｘにストアされているポィンタの一番右側の３１ビット
がベース・レジスタＢＲの一番右側の３１ビットにロー
ドされる。（第２０ｂ図のフィールド１９２６）３１ビ
ットだけを転送するのは、オーナ・ポィンタは定義によ
ってＥＯＳビットが１にセットされていて、オーナ・ポ
ィンタのＥＯＳビット１５５１（第１５ｆ図）が１に等
しく、ベース・レジスタの最初（一番左）のビットを０
のま）にしておくのが実際に望ましいからである。ハー
ドウエアノフアームウエアがベース・レジスタの最初の
ビットを強制的に０にする。次の動作は２０３１であり
、こ）で命令が完了し、ファームウェアは次の命令へブ
ランチする。第２１Ｄ図及び第２１Ｅ図について、クラ
ス２及びクラス３のポィンタの処理を説明する。

動作２００７でフェッチされて作業用メモリの位置Ｘに
あるポィンタと、クラス２のポィンタの場合は、更にイ
ンデックス・レジスタの３番目乃至１０番目のビットと
から「命令によって参照される記録のエリア−ページ一
行番号アドレスが、動作２０３２及び２０３３で作成さ
れる。動作２０３４により、エリアーベージ−行番号に
よってその番号が定められているページのページ記述子
をフェッチする。次に前に第１６ａ図について説明した
機構に従って、行番号を動作２０３６乃至２０４３でセ
グメントアドレスに変換する。行オフセット配列項（第
１６ａ図の１６０２）の○スイッチにより、行（記録）
の状態を動作２０４７乃至２０５０で検査する。行が有
効状態であれば、行番号に対応するセグメントアドレス
を、命令フオーマット（第２０ｂ図のフィールド１９２
６）に与えられた番号を持つベース・レジス外こロード
する。動作２０５３乃至２０５７で、命令フオーマツト
のベース・レジスタ・フイールド１９２６に与えられた
番号に対応するインデックス・レジスタにも、ポインタ
のクラスに応じて、ページ・行番号のエリア−ページ一
行番号をロードする。これで命令が完了する。第２１０
図及び第２１Ｅ図について詳しく説明すると、クラス２
のポインタの場合は２０１１で扱う。

ファームウェアがクラス２のポインタでは動作２０３２
にブランチし、そこでインデックス・レジスタのビット
２乃至９からエリアーベージー行番号のエリア番号をフ
ェッチする。ページ一行番号は作業用メモリの一×から
フェツチする。エリア番行をページ一行番号をページ一
行番号と連結し、次にエリアーベージ一行と呼ばれる一
時レジスタにロードする。このレジス外ま演算論理装置
１３１７の中にある。クラス３のポインタの場合は、２
０１２で扱う。

ファームウェアが動作２０３３へブランチし、そこで作
業用メモリの位置Ｘの内容をエリア−ページ−行一時レ
ジスタへ転送する。何れの動作２０３２も２０３３も動
作２０３４へブランチし、そこでエリアーベージー行一
時レジスタによって定められたページ番号に対応するペ
ージ記述子がフェツチされる。

このフェッチは、第１７図について説明したページ位置
ファームウェア・サブルーチンによって行なわれる。こ
のファームウエア・サブルーチンにより、ページング例
外２０３５が起り得る。ページ記述子が首尾よくフェツ
チされると、ファームウェアが動作２０３６へ移り、そ
こでエリアーベージー行一時レジスタからの行番号が、
第１３ａ図の演算論理装置１３１７にある別の一時レジ
ス夕Ｗへ転送される。レジスタＷへの行番号の転送は、
ページ記述子のシフト・カウント・フィールド（第１６
ｂ図のフィールド１６２３）によって定められた数のビ
ットの転送である。動作２０３７では、ファームウェア
がページ記述子かち得られたＳＥＧ番号（第１６ｂ図の
フィールド１６２５）のセグメント記述子をフェッチす
る。

このメモリ・アクセス動作により、メモリ・アクセス例
外２０３８が起り得る。動作２０３７でフェツチしたセ
グメント記述子を、動作２０３９でこのセグメントのベ
ース・アドレスを得る為に使う。前に第１６ａ図につい
て述べた様に、データベースのページの始めはそれに相
当するセグメントの始めと対応する。この為、動作２０
３９で、このセグメントのベース・アドレスをページ見
出し（第１６ａ図の１６０１）のアドレスとして使い、
最大行番号をフェッチする。こうしてフェッチした最大
行番号を演算論理装置１３１７にある一時レジスタ７へ
転送する。動作２０３９に於けるメモリ・アクセス動作
により、メモリ・アクセス例外２０４０が起り得る。動
作２０４１で、Ｗの絶対値が最大行番号Ｚより小さいこ
とを確かめて、行番号Ｗの有効性を検査する。

ＷがＺより小さくないと、ファームウェアが例外処理装
置へブランチし、そこで無効ページフオーマット例外２
０４２が起る。そうでなければ、ファームウェアが動作
２０４３へ移り、こ）で、セグメントのベースにページ
見出し１６０１の長さ（８１ビット）と、１６ビット（
この１６ビットは１個の行オフセット配列項の長さを表
わす）に行番号Ｗを乗じたものとを加えた値でさまるア
ドレスにより、１６ビットの行オフセット配列項１６０
２をフェツチする。このフェツチにより、メモリ・アク
セス例外２０４４が起り得る。動作２０４５で、行オフ
セット配列項のＤスイッチ１６０４を演算論理装置１３
１７にあるレジスタへ転送する。次にファームウェアが
第２１８図の２０４６へブランチする。動作２０４６が
動作２０４７へ移り、そこでこの時演算論理装置１３１
７にあるＤスイッチを検査し、それが０に等しいかどう
か調べる。

これが真であれば、ファームウェアは例外処理装置２０
４８へプランチし、未使用例外を報告する。そうでなけ
れば、動作２０４９でＤスイッチを検査し、１又は３に
等しいかどうかを調べる。この何れかの条件に該当する
と、例外処理装置２０５０へブランチし、削除行例外を
報告する。そうでなければ、Ｄスイッチは２に等しい筈
であり、記録は有効状態であって、ファームウェアが動
作２０５１へブランチする。

動作２０５１では、ページ記述子（第１６ｂ図のフィー
ルド１６２５）から得られた現在のデータベースのペー
ジのセグメント番号ＳＥＣを、第２０ｂ図に示すフオー
マットのフィールド１９２６ＢＲに定められた番号を持
つベース・レジスタＢＲへロードする。セグメント番号
をベース・レジスタのビット４乃至１５に転送する。次
に実行される動作は３０５２で、こ）で行オフセット配
列項１６０３のオフセット部分をベース・レジスタＢＲ
のＳＲＡ部分（第２図のフィールド２０２）へ転送する
。動作２０５３では、動作２００３でフェッチしたセッ
ト記述子のポィンタモードＰ（第１９ａ図の１８０２）
を調べる。モードが３なら、動作２０５４を実行し作業
用メモリの位置×の内容の内、（ビット２から始まる）
一番右側の３０ビットを、インデックス・レジスタＩＸ
Ｒのビット２から始まる一番右側の３０ビットへ転送す
る。動作２０５４の後、動作２０５６を実行する。この
時、命令が完了し、ファームウェアは次の命令へブラン
チする。動作２０５３へ戻り、演算論理装置によってポ
ィンタモードが２だと判ると、マイクロ命令の流れが動
作２０５５へブランチし、作業用メモリの位置×にスト
アされたポインタの内、（ポィンタのビット２から始ま
る）一番右側の２２ビット、インデックス、レジスタＩ
ＸＲのビット１０から始まる一番右側の２２ビットへ転
送される。動作２０５５に続いて動作２０５７が行なわ
れ、こ）で命令が完了し、ファームウェアは次の命令へ
ブランチする。第２２Ａ図乃至第２２Ｄ図には、この発
明のオーナ検索デー夕べ−ス命令を実施するハードウェ
アのブロック図が示されている。

第２２Ａ図乃至第２２Ｃ図は、オーナ検索命令を実施す
る為に、実際にデータをストアし且つこのデータに種々
の操作を加えるハードウェア論理回路を示している。第
２２Ｄ図は、オーナ検索命令を実施する為の転送並びに
データ操作を順序化するのに使う制御論理回路を示して
いる。第２Ｄ図に示す制御論理回路はサイクル計数論理
回路と呼ばれる場合が多い。第２２Ａ図乃至第２２Ｃ図
のハードウェア論理回路の理解を助ける為に、第２２Ｄ
図に示す制御論理回路の動作を簡単に説明する。

先ずサイクル１乃至サイクル７のリップフ。ップ２４０
１乃至２４０７が逐次的な一連の７つの期間を限定する
ことが判る。サイクルＡＯ乃至サィルＡ５ ２４１１乃
至２４１６が、バーチュアルメモリ装置の記録、タイプ
０のポインタモードの記録が操作される場合に、オーナ
検索データベース命令を実施する動作を制御する為に使
われ３６サイクルの制御順序を限定する。サイクルＢ〇
サイクルＢＩ及びサイクルＢ４が、（これから説明する
ように）Ａサイクルと共に、バーチュアルメモリ装置の
記録、タイプ１のポィンタモードの記録が操作される場
合に、オーナ検索データベース命令に対するハードウェ
アの動作を制御する為に使われるサイクル制御順序を限
定する。サイクルＣＯ乃至サイクルＣＩ２２４３１乃至
２４４３が、データベース記録、タイプ２のポィンタモ
ードの言己録が操作される場合に、オーナ検索データベ
ース命令を実施するハードウェアの動作を制御する為に
使われる１４サイクルの制御順序を限定する。サイクル
Ｄ１ ２４５１及びサイクルＤＩ１ ２４５２が、Ｃサ
イクルと共に、データベース記録、タイプ３のポィンタ
モードの記録が操作される場合に、オーナ検索データベ
ース命令を実施するハードウェアの動作を制御する為に
使われる制御順序を限定する。第２２Ａ図乃至第２２Ｃ
図について詳しく説明すると、第２２Ａ図のオーナ検索
命令検出器２２０１で示すように、オーナ検索命令を受
取ると、この命令が命令バッファ２２０２にロードされ
る。命令バッファは中央処理ユニット１０４の命令フヱ
ッチ装置１３１８にある。前に述べた様に、命令バッフ
ァ２２０２に転送されるオーナ検索命令は、第２０ｂ図
に示したＸＩフオーマットである。Ｍ故フィールド１９
２３が、直ちに比較器２２０３によって、０ビット２２
０４と比較される。比較器２２０３が等しくないと云う
信号を出すと、不法フオーマットフイールドと云う例外
が検出され、不法フオーマットフィールド・フリップフ
ロップ２２０５がセットされ、例外処理装置が作動され
る。この時、オーナ検索命令の実行が完了する。比較器
２２０３が比較成立を知らせると、これから説明するよ
うに、オーナ検索命令の実行が続けられる。比較器２２
０３の比較成立信号は、ＭＢＺフィールド１９２３が０
に等しいと判った場合に論理１の値に上昇するが、これ
が第２２Ｄ図に示すサイクル１フリツプフロツプ２４０
１のセット入力に入力される。この為、比較成立によっ
て、サイクル１乃至サイクル７のサイクル順序が開始さ
れる。アンド・ゲート２２０６がサイクル１信号によつ
て付勢され、アドレス・シラブル１９２２を命令バッフ
ァ２２０２からアドレス制御装置２２０７（第２２Ｂ図
参照）へ転送する。

この転送は、アンド・ゲート２２０６に結合されたオア
・ゲート２２１７を介して行なわれる。アドレス制御装
置２２０７は、アドレス・シラブルを供給されると、こ
のアドレス・シラブルをメモリアドレスに変換する。ア
ドレス制御装置２２０７によって発生されたメモリアド
レスがメモリアドレス・レジスタ２２０９に転送される
。オア・ゲート２２１８は一方の入力にサイクル２信号
を受取るので、このオア・ゲート２２１８が結合されて
いるアンド・ゲート２２１９がサイクル２に付勢されて
、メモリアドレス・レジスタ２２０９にあるメモリアド
レスをオア・ゲート２２２０へ転送する。オア・ゲート
２２２０がメモリ２２１３のメモリアドレス・レジスタ
２２１川こ結合されている。オーナ検索命令検出器２２
０１は反転アンド・ゲート２２１１にも結合され、これ
が〆モリ読出し／書込みフリツプフロツプ２２１２に結
合されている。オーナ検索命令検出器の信号が論理１で
ある為、ゲート２２１１の出力は論理０になり、この為
議出し／書込みフリップフロツプ２２１２が０にセット
される。メモリアドレス・レジス夕２２１川こロードが
なされ且つ読出し／書込みフリツプフロツプ２２１２が
論理０であることをメモリ２２１３が検出すると、メモ
リ議出し動作が開始される。メモリの動作は前掲特許願
に記載されている。メモリ動作により、メモリ呼出し例
外２２１４が起り得る。この例外が起った場合、メモリ
呼出し例外フリツプフロップ２２１５を論理１にセット
する。このフＩＪップフロツプが論理１状態に変化する
時、メモリ２２１３から読出されたデータはメモリデー
タ・レジスタ２２１６（第２２Ｃ図に示す）に転送され
ている。従ってフリップフロップ２２１５が論理１に変
化したことは、オーナ検索命令（第１９ａ図参照）のア
ドレス・シラブルによってアドレスされるセット記述子
が、メモリデータ・レジスタ２２１６に入っていること
を表わす。こ）で、第２２Ｄ図のサイクル２フリップフ
ロツプ２４０２がアンド・ゲート２４８１にも結合され
ていることが判る。

このゲートは、第２２Ｂ図のメモリ動作完了フリップフ
ロップ２２１５からのメモリ動作完了信号によって付勢
される。この為、オーナ検索命令によってアドレスされ
たセット記述子を読出すメモリ動作が終了した時、サイ
クル順序のサイクル３が開始する。メモリデータ・レジ
スタ２２１６にあるセット記述子のＫフィールド１８０
５がアンド・ゲート２２２１に結合され、第２２Ｃ図に
示すように、これがサイクル３信号によって付勢される
。

アンド・ゲート２２２１の出力が比較器２２２２に入力
される。比較器２２２２に対するもう１つの入力は１組
の０ビット２２２３である。比較器２２２２が、Ｋフィ
ールド１８０５が０‘こ等しくないと判定すると、比較
器２２２２の比較不成立信号が論理１に上昇し、セット
特性利用不能例外フリツプフロツプ２２２４が論理１に
セットされる。この時、例外処理装置が作動され、命令
が完了する。Ｋフィールド１８０５が０であると判ると
、第２２Ｂ図のアンド・ゲート２４８２に結合されてい
る比較器２２２２の比較成立信号が論理１に上昇し、こ
うしてサイクル３フリツプフロツプ２４０３の出力を付
勢して、サイクル４フリツプフロツプ２４０４をセット
する。メモリデータ・レジスタ２２１６にあるセット記
述子のＰフィールド１８０２がアンド・ゲート２２２５
に結合され、このゲートはサイクル４信号によって付勢
される。

即ち、サイクル４で、Ｐフィールド１８０２がアンド・
ゲート２２２５を介して、このアンド・ゲートが結合さ
れているＰレジスタ２２２６へ転送される。メモリデー
タ・レジスタ２２１６にあるセット記述子の変位フィー
ルド１８０６がアンド・ゲート２２２７に結合され、こ
のゲートも、第２２Ｂ図に示すように、サイクル４信号
によって付勢される。

この為、サイクル４に、変位フィールド１８０６が変位
レジス夕２２２８へ転送される。サイクル４信号がオア
・ゲート２２７０の１つの入力でもあり、このゲートが
アンド・ゲート２２７１に結合されている。従って、サ
イクル４に、命令のＢＲフィールド１９２６が結合され
ているアンド・ゲート２２７１が付勢され、アンド・ゲ
ート２２７１の出力が、アドレス制御装置２２０７のＢ
Ｒベース・レジスタ入力２２０８へ転送される。ＢＲベ
ース・レジスタ入力２２０８にあるべ‐ス・レジスタ番
号がアドレス制御装置２２０７に供鎌倉されると、その
結果行なわれる動作は、その番号を入力した、ベース・
レジスタの内容の読出しである。

この動作は作業用メモリの奥形的な議出し動作である。
アドレス制御装置から出力されるベース・レジスタの内
容が、アドレス制御装置のベース・レジスタ／出力レジ
ス夕２２３０へ出力される。ベース・レジスタ出力レジ
スタ２２３０は加算器２２２９の２入力の内の一方を構
成する。加算器２２２９に対する他方の入力は、前に。
ードされている変位レジスタ２２２８である。加算機２
２２９の出力は、ベース・レジスタＢＲを構成し、その
オフセット・フィールド（第２図の２０２０）がレジス
タ２２２８の変位内容によって増数されるが、第２２Ａ
図から判るように、アンド・ゲート２２３１に結合され
る。アンド・ゲート２２３１はサイクル信号によって付
勢される。アンド・ゲート２２３１の出力が、アドレス
制御回路に結合されたオア・ゲート２２１７に供給され
る。アドレス制御装置は、ベース・レジスタの内容（第
２図参照）を供給された時、その内容をメモリアドレス
に変換する。従って、アドレス制御装置２２０７の出力
が、再び記憶アドレス・レジスタ２２０９に転送される
アドレスになる。オア・ゲート２２１８に対する別の入
力が、第２２Ｂ図から判るようにサイクル６信号である
から、サイクル６には、オア・ゲート２２１８によって
付勢されるアンド・ゲート２２１９に結合されたアドレ
ス・レジスタ２２０９にあるアドレスが、オア・ゲート
２２２０を介してメモリのメモリアドレス・レジスタ２
２１０へ転送される。メモリアドレス・レジスタ２２１
０に新らしいアドレスがロードされたこと、並びに講出
し／書込みフリツプフロップ２２１２が論理０の値であ
ることをメモリ２２１３が検出すると、再びメモリアク
セス動作が開始される。このメモリの動作は前掲特許願
に記載されている。メモリアクセス動作をしたことによ
り、この前掲特許願に記載されるように、メモリアクセ
ス例外２２１４が起り得る。この例外が起ると、メモリ
アクセス例外フリップフロップ２２１４が論理１状態に
セットされる。別の前掲特許願に記載されるように、例
外処理装置が作動される。そうでなければ、メモリ動作
が正常に完了し、メモリ動作完了フリップフロップ２２
１５が論理１にセットされる。（新らしし、メモリ動作
を開始する時、フリップフロップ２２１５が論理０にリ
セットされる。）メモリ動作が完了すると、データベー
ス・ポイン夕（第１５ｅ図、第１５ｆ図、第１５ｇ図及
び第１５ｈ図参照）を表わす。メモリから読出されたデ
ータが、メモリデータ・レジスタ２２１６へ転送される
。第２２Ｄ図で、サイクル６フリツプフロップの出力が
結合されているアンド・ゲート２４８３が、メモリ動作
完了フリップフロップ２２１５からのメモリ動作完了信
号によって付勢されることが判る。従って、、メモリ動
作が完了した後のサイクル６に、サイクル７フリツプフ
ロツプ２４０７のセット入力に結合されたアンド・ゲー
ト２４８３が、サイクル７を開始させる。第２２Ｃ図を
見れば、Ｐレジスタ２２２６が一連のアンド・ゲートと
、ＡＳ２２４１，ＢＳ２２４０，ＣＳ２２３９及びＤＳ
２２３８と記された４つのフリップフロップとに結合さ
れていることが判る。

この特定の論理回路の目的は、取上げた記録のポィンタ
モード（具体的に言えば、ポィンタがタイプ０、１、２
、３、の何れであるか、これが夫々フリツプフロップＡ
，Ｂ，Ｃ，Ｄになる。）をフリツプフロツプＡ２２４５
，Ｂ２２４４，Ｃ２２４３及びＤ２２４２に検出してス
トアすることである。・ポィンタモードの解読の為、Ｐ
レジスタ２２２６のビット＃０（一番左側のビット）を
反転アンド・ゲート２２３２に結合する。Ｐレジスタ２
２２６のビット＃１（一番右側のビット）も反転アンド
・ゲート２２３３に結合する。アンド・ゲート２２３４
乃至２２３７がＰレジスタ２２２６の２ビットの解読作
用をする。アンド・ゲート２２３７が、反転アンド・ゲ
ート２２３２，２２３３からＰレジスタの２つのビット
を反転した値を入力として受取る。従って、Ｐレジスタ
に於ける値が０（２進法の００）であれば、アンド・ゲ
ート２２３７は論理１の値に上昇する。この場合、サイ
クル７信号がアンド・ゲート２２３７を付勢し、ＡＳフ
リツプフロツプ２２４１をセットする。第２２０図で、
ＡＳフリツプフロップ２２４１が、Ａサイクル順序、即
ち、サイクルＡ０２１ １ １乃至サイクルＡＳ２４１
６を開始するのに使われていることが判る。ＡＳフリツ
プフロツプ２２４１の出力はＡフリツプフロツプ２２４
５にも結合されている。Ａフリツプフロツプ２２４５は
、Ｐレジスタ２２２６が０の値（即ち、バーチュアルメ
モリの記録、タイプ０のポィンタモード）を持つ事実を
記憶する。ＡＳフリップフロップ２２４１の出力がリセ
ット入力に結合されている。この為、Ａフリップフロツ
プ２２４５をセットし、Ａサイクル順序を開始させた後
、ＡＳフリツプフロツプは０にリセツトされる。アンド
・ゲート２２３６には、反転したＰビット＃０及び反転
しないＰビット＃１が結合されている。

この為、アンド・ゲート２２３６が付勢されるサイクル
７で、Ｐレジスタの値が−１（２進法の０１）であれば
、斑フリップフロップ２２４０が論理１にセットされる
。タイプ０のポインタモードの場合と同様に、ＢＳフリ
ップフロップ２２４０がＢフリツプフロツプ２２１４を
セットし、Ｂサイクル順序を開始させる。これらの動作
をした後、ＢＳフリツプフロツプ２２４０は自ずからリ
セットされる。アンド・ゲート２２３５には、Ｐレジス
タ２２２６からの反転しないＰビット＃Ｄと反転したＰ
ビット＃１とが結合される。

この為、サイクル７では、サイクル７信号によって付勢
されるアンド・ゲート２２３５が、Ｐレジスタの値が２
（２進法の１０）である場合にＣＳフリップフロツプ２
２３９をセットする。この為、これまでの場合と同様に
、ＣＳフリツブフロップ２２３９がＣフリツプフロツプ
２２４３をセットする。（これが、データベース記録、
タイプ２のポィンタモードの記録が操作されている事実
を記憶する。）ＣＳフリップフロツプ２２３９がＣサイ
クル順序をも開始させる。ＣＳフリツブフロツプ２２３
９も、Ｃフリツプフロツプ２２４３をセットし「Ｃサイ
クル順序を開始させた後に、自ずからリセットされる。
アンド・ゲート２２３４には、反転しないＰビット＃０
及びＰビット＃１が結合されている。

従って、アンド・ゲート２２３４を付勢するサイクル７
に、Ｐレジス夕２２２６が３の値（２進法の１１）を持
っていれば、ＤＳフリツプフロツプ２２３８が論理１に
セットされ、データベース記録、ポィンタモードがタイ
プ３の記録であることを表わす。ＤＳフリップフロツプ
２２３８は、論理１にセットされた後、Ｄサイクル順序
を開始させると共に、Ｄフリップフロツプ２２４２をセ
ットし、データベース記録、タイプ３のポインタモード
を扱っている事実を記憶する。ＤＳフリップフロップ２
２３８も出力がリセット入力に結合され、前述の動作を
した後に自ずからリセットされる。第２２Ｄ図を見れば
、ＢサイクルがＡサイクルよりサイクル周期が少なく、
幾つかの場合、Ｂサイクル・フリツプフロツプの出力が
Ａサイクル・フリップフロップの出力と共にオア・ゲー
トに結合されて、別のサイクル・フリツプフロツプをセ
ットすることが判る。

これはＡサイクル（タイプ０のポインタ）及びＢサイク
ル（タイプ１のポィンタ）の動作が共通だからである。
ポィンタ・タイプ０及びポィンタ・タイプ１の命令の動
作によって同じ制御順序を必要とする場合、サイクルＡ
信号は前のＡサイクル信号又は前のＢサイクル信号の何
れかによってセットさる。この一例として、サイクルＡ
Ｉフリップフロップ２４１２及びサイクルＢＩフリツプ
フロツプ２４２２がオア・ゲート２４８４に結合され、
これがサイクルＡ２フリップフロツプ２４１３をセット
する場合を示してある。共通のＡ及びＢサイクル動作の
或る順序の後、タイプ０のポィンタモード及びタイプ１
のポィンタモードの状態が相異なる動作を必要とする時
、別々のサイクルＡ又はサイクルＢフリツプフロツプが
再びセットされる。この一例がサイクルＡ３ ２４１４
の後である。Ａ３フリツプフロツプ２４１４の出力がア
ンド・ゲート２４８６に結合され、これがフリツプフロ
ツプ２２４５（タイプ０のポインタモード指示子）から
のＡ信号によって付勢され、サイクルＡ４フリツプフロ
ツプ２４１５をセットする。サイクルＡ３フリツブフロ
ツプ２４１４の出力もアンド・ゲート２４８７に結合さ
れ、これがフリツプフロツプ２２４４（タイプ１のポィ
ンタモード指示子）からのＢ信号によって付勢され、サ
イクル４フリップフロップ２４２３をセットする。第２
２Ｄ図は、やはりＣサイクル及びＤサイクルの動作が共
通である為に、Ｃサイクル順序（タイプ２のポィンタモ
ード）及び○サイクル順序（タイプ３のポィンタモード
）が多くのサイクル順序を共用することをも示している
。

別々のＣサイクル及びＤサイクル動作を必要とする時を
示すメカニズムは、サイクルＡ及びサイクルＢ信号の場
合と同じである。タイプ２のポィンタモード及びタイプ
３のポインタモードが共通の動作から開始されるので、
ＣＳフリップフロップ２２３９及びＤＳフリツプフロツ
プ２２３８が共にオア・ゲート２４８９に結合され、こ
れがサイクルＣＯフリツプフロツプ２４３１のセット入
力に結合されていることに注意されたい。従って、サイ
クルＣＯは、Ｃ及びＤサイクル順序の両方にとって初期
サイクルである。第２２Ａ図乃至第２２Ｃ図の論理動作
に説明を戻すと、サイクル７の後、どのようにＡ、Ｂ、
Ｃ又はＤサイクル順序を開始するかを前に述べた。

先づ、ＡＢ及びＢサイクル順序の動作を見れば、メモリ
データ・レジスタ２２１６にあるポインタのＳＲＡフイ
ールド（クラス０のポインタでは１５４２、クラス１の
ポインタではフイールド１５５２）が、第２２Ａ図のア
ンド・ゲート２２４８に結合されていることが判る。サ
イクルＡｑ信号及びサイクルＢＯ信号がオア・ゲート２
２４７に結合され、これがアンド・ゲート２２４８を付
勢する。従って、サイクルＡＯでもサイクルＢＯでも、
アンド・ゲート２２４８が付勢されて、メモリから謙出
したポィンタのＳＲＡ部分をＳＲＡレジタスタ２２４９
へ転送する。ポィンタＳＥＧフィールド１５５２（この
フイールドは、クラス１のポィン夕が操作される場合に
だけ意味がある）がメモリデータ・レジスタ２２１６か
らアンド・ゲ−ト２２５０‘こ結合されていることも判
る。アン０ド・ゲート２２５０がサイクルＢＯ信号によ
って付勢され、こうしてＳＥＧフィールド１５５２をサ
イクルＢＯにＳＥＧレジスタ２３１６へ転送する。サイ
クルＢＩに、サイクルＢＩ信号によって付勢５されるア
ンド・ゲート２２５３に結合されたＳＲＡレジスタ２２
４９が、ＳＲＡレジスタの内容をオア・ゲート２２５５
を介して、ＥＡＸレジスタ２２５７（このレジスタのフ
オーマツトは第２図の２０２に示したベース・レジスタ
と同じあ０る）のオフセット・フィールドへ転送する。

サイクルＢＩ信号はアンド・ゲ−ト２２５４をも付勢す
る。ＳＥＧレジスタ２３１６がこのゲートに結合されて
いて、この為、レジスタがオア・ゲ−ト２２５６を介し
てＥＡＸレジスタ２２５７のＳＥＧ部分（ＥＡＸレジス
タのＳＥＧ部分は、第２図の２０２に示すＳＴＮ、ＳＴ
Ｅフィールドである）へ転送される。操作されるポイン
タモードがタイプ０のポインタである場合、サイクルＡ
Ｉ信号が、アンド・ゲート２２５２、オア・ゲート２２
５６を介して、ＳＲＡレジスタ２２４９をＥＡＸレジス
タ２２６７のオフセット部分に転送することが出来るよ
うにする。

ベース・レジスタ出力レジスタ２２３０（これは前述の
様にして既にロードが終っている）のＳＥＧ（又はそれ
に相当するもの、ＳＴＮ、ＳＴＥ）が、サイクルＡＩに
よって付勢されるアンド・ゲート２２５１に結合されて
いる。この為、サイクルＡＩに、ベース・レジスタのセ
グメント番号が、アンド・ゲート２２５１に結合された
オア・ゲート２２５６を介して、ＥＡＸレジスタ２２５
７のＳＥＧ部分に転送される。ＥＡＸレジスタ２２５７
にロ−ドした後、このレジスタの内容、即ち、第２図の
２０２に示すフオーマツトのセグメントアドレスが、オ
ア・ゲート２２１７を介して、第２２Ｂ図に示すアドレ
ス制御装置２２０７に転送される。

この場合も、アドレス制御装置２２０７は、（第２図の
２０２に示すフオーマットの）セグメントアドレスを供
給された時、このアドレスをメモリアドレスに変換する
。この為、アドレス制御装置２２０７の出力が再びメモ
リアドレス・レジスタ２２０９に転送される。アンド・
ゲート２２１９を付勢するオア・ゲート２２１８に対す
る別の入力が、サイクルＡ２信号（これはサイクルＡＩ
又はサイクルＢＩに続く）であるから、アドレス制御装
置のアドレス・レジスタ２２０９にあるアドレスが、ア
ンド・ゲート２２１９、オア・ゲート２２２０を介して
、メモリ２２１３のメモリアドレス・レジスタ２２１０
‘こ転送される。この場合も、メモリアドレス・レジス
タ２２１０‘こ新らしいアドレスがロードされたこと、
並びに読出し／書込みフリッブフロップ２２１２が論理
０の値を持つことをメモリ２２１３が検出すると、別の
メモリアクセス動作が開始される。

メモリアクセス動作をしたことにより、メモリアクセス
例外２２１４が起り得る。この例外が起った場合、メモ
リアクセス例外フリツプフロツプ２２１４が論理１状態
にセットされ、例外処理機構が作動される。そうでなけ
机ま、メモリ動作が正常に完了し、メモリ動作完了フリ
ップフロップ２２１５が論理１にセットされる。このメ
モリ動作が完了すると、メモリから読出されたデータ、
即ち、バーチュアルメモリの記録の内、第１５ａ図に示
すＤフィールド（又はＤスイッチ）１５０２を含む部分
がメモリデータ、レジスタ２２１６に転送される。第２
２０図を見れば、サイクルＡ２フリップフロツブ２４１
３の出力がアンド・ゲート２４８５に結合され、これが
メモリ動作完了信号によって付勢される。

この為、メモリ動作の完了後、ァンド・ゲート２４８５
が付勢され、サイクルＡ３フリツプフロツプ２４１４を
セットする。サイクルＡ３には、サイクルＡ針旨号によ
って付勢されるアンド・ゲート２２５８が、バーチュア
ルメモリの記録のＤフィールド１５０２をメモリデータ
・レジスタから、比較器２２６０の２入力の内の一方へ
転送する。

比較器２２６０に対する他方の入力は１組の０ビット２
２５９である。比較器２２６０が○フィールド１５０２
が０に等しいと判定すると、比較器２２６０の比較成立
信号が論理１に上昇し、こうして削除記録例外フリップ
フロップ２２６１を論理１にセットする。この時、例外
処理機構が作動され、命令が完了する。そうでなければ
、比較器２２６０の比較不成立信号が論理１の値に上昇
する。第２２Ｄ図で、比較器２２６０の比較不成を信号
がアンド・ゲート２４８６，２４８７に結合されること
が判る。この０為、比較不成立状態では、Ａ信号２２４
５がポィンタ・タイプ０の動作であることを表示すれば
、アンド・ゲート２４８６が付勢され、Ｂ信号がポィン
タ・タイプ１の動作を表示すれば、アンド・ゲート２４
８７が付勢され、その何れかになる。タアンド・ゲート
２４８６は、Ａ信号及び比較不成立信号によって付勢さ
れた時、サイクルＡ３の後、サイクルＡ４フリップフロ
ップ２４１５をセットする。アンド・ゲート２４８７は
、Ｂ信号及び比較器２２６０からの比較不成立信号によ
って０付勢された時、サイクルＡ３の後、サイクルＢ４
フリツプフロツプ２４３３をセットする。第２２８図の
オア・ゲート２２６３は、サイクルＡ４信号及びサイク
ルＢ４信号を入力として受取るから、これらの何れのサ
イクルでも、アンド・ゲート２３１３が付勢され、アン
ド・ゲート２３１３が結合されているオア・ゲート２２
６４を介して、ＳＲＡレジスタ２２４９をＢＲベース・
レジスタ入力レジスタ２２６７（レジスタ２２６７は第
２図の２０２に示すフオーマツトである）のオフセット
・フィールド‘こ転送する。

タイプ１のポィンタモードの記録が操作される場合、サ
イクルＢ４信号がアンド・ゲート２２６５を付勢して、
オア・ゲート２２６６を介して、ＳＥＣレジスタ２３１
６をＢＲ入力レジスタ２２６７のＳＥＧ部分へ転送する
。（ＳＥＧは第２図の２０２に示すＳＴＮ，ＳＴＥフィ
−ルドと同等である。）サイクルＡ４及びサイクルＢ４
信号がオア・ゲート２２７０‘こ入力され、これがアン
ド・ゲート２２７１を付勢するから、これらの何れのサ
イクルでも、アンド・ゲート２２７０が付勢されて、命
令バッファ２２０２のＢＲフィールド１９２６をアドレ
ス制御装置２２０７のＢＲ部分２２０８へ転送する。ア
ドレス制御装置２２０７のＢＲ部分２２０８にＢＲレジ
スタ番号が供給され且つＢＲ入力レジス夕２２６７に新
らしい値がロードされると、アドレス制御装置がＢＲ入
力レジスタ２２６７にある値を、正常の作業用メモリ形
書込み動作によって、ベース・レジスタに書込む。従っ
て、命令フィールド１９２６にそのベース・レジスタＢ
Ｒ番号が定められているベース・レジスタは、この時、
同じベース・レジスタＢＲの内容によって初めに指定さ
れた記録のオーナ記録のアドレスであるセグメントアド
レスによって更新される。こ〉で再び第２２Ｄ図を参照
すると、サイクルＡ４フリツプフロツプ２４１５及びサ
イクルＢ４フリップフロップ２４２３の出力が何れもオ
ア・ゲート２４８８に結合され、この為、サイクルＡ４
又はサイクルＢ４の後、オア・ゲート２４８８がサイク
ルＡ５フリツプフロツブ２４１６をセット３することが
判る。第２２Ｃ図に見られるように、サイクルＡ４信号
がオア・ゲート２２７２に入力されるが、これを使って
命令完了フリップフロップ２２４６をセットする。命令
完了フリップフロップ２２４６をセットすると共に、命
令の完了を４中央処理装置に知らせることにより、一連
のフリツプフロツプＡ２２４５、Ｂ２２４４、Ｃ２２４
３、Ｄ２２４２がリセツトされる。これは、この各々の
フリップフロップのリセット入力に、第２２Ｃ図に見ら
れるように、命令完了信号が結合されているからである
。Ｐの値によって、これらのフリップフロップの内の１
つしか初めにセットしていないから、実際にはこれらの
４つのフリツプフロツプの内の１つしか論理１にセット
されていないことに注意されたい。タイプ２及びタイプ
３のポイントモードの記録の場合に、Ｃ及びＤサイクル
順序を更に詳しく考えると、前述の如く、Ｃ及びＤサイ
クル順序は何れも第２２Ｄ図のフリツプフロップ２４３
１からのサイクルＣＯ信号で始まる。

フリツプフロップ２４３１はオア・ゲート２４８９を通
してセットされ、このオア・ゲートにはＣＳフリツブフ
ロツプ２２３９及びＢＳフリツプフロツプ２２３８が結
合されている。第２２Ａ図に戻って考えると、サイクル
ＣＯで、サイクルＣＯ信号によって付勢されるアンド・
ゲート２２７４に結合された１ビット２３１７が、作業
用メモリアドレス・レジスタ２２７５の一番左側のビッ
トに転送される。命令バツフア２２０２のＢＲフイール
ド１９２６が、サイクルＣｑ信号によって付勢されるア
ンド・ゲート２２７３に結合され、命令バッファ２２０
２からのＢＲ番号を作業用メモリアドレス・レジスタ２
２７５の一番右側の３ビットに転送する。従って、サイ
クルＣＯに、前述の如くベース・レジスタＢＲに対応す
るインデックス・レジスタのアドレスが、作業用メモリ
アドレス・レジスタ２２７６にロードされる。作業用〆
モリ読出し／書込みフリップフロップ２２７７は、オー
ナ検索命令検出器２２０１が論理１になった時、前に０
の値にセットされており、こうしてオア・ゲート２２７
８に結合された反転ァンド・ゲート２２１１の出力を論
理０に下げることが判る。従って、作業用〆モリ読出し
／書込みフリップフロップ２２７７に結合されたオア・
ゲート２２７８の出力が最初は０の値にセットされてい
る。作業用メモリ２２７６は、作業用メモリアドレス・
レジスタ２２７５にアドレスがロードされ作業用メモリ
議出し／書込みフリップフロップ２２７７が論理０にセ
ットされていることを検出すると、アドレス・レジスタ
２２７５になるアドレスの作業用〆モリ読出し動作を開
始する。従って、作業用メモリは、サイクルＣＯに於け
る作業用メモリアドレス・レジスタ２２７５のロードの
後、命令バツフア２２０２にあるＢＲベース・レジスタ
番号に対応するインデックス・レジスタを読出す。作業
用メモリ動作が完了すると、メモリから謙出されたイン
デックス・レジスタが作業用メモリデータ・レジスタ２
３１８へ転送される。サイクルＣＩは、第２２Ｄ図から
判るように、ポィンタモードがタイプ２である場合だけ
起るが、このサイクルＣＩで、フリツプフロツプ２４３
２、つまりインデックス・レジスタのエリア・フィール
ド１５７２（第１５ｈ図に示す）がエリア−ページ一行
番号レジスタ２２８１のエリア部分にロードされる。

この転送は、サイクルＣＩ信号によって付勢されるアン
ド・ゲート２３１９を介して行なわれる。更に、サイク
ルＣＩに、前にメモリ２２１３から読出されてメモリデ
ータレジスタ２２１６にあるポィンタのページ一行番号
部分が、エリアーベージー行番号レジスタ２２８１のペ
ージ一番号部分にロードされる。この転送は、サイクル
ＣＩ番号によって付勢されるアンド・ゲート２２７９を
介して行なわれる。サイクルＤＩは、第２２Ｄ図から判
るように、タイプ３のポィンタモードの動作だけに対応
するが、このサイクルＤＩに、フリツプフロツプ２４５
１、即ち、第１５ｈ図に示す完全なエリアーベージ一行
番号が、前に〆モリ読出し動作の後にポインタがｏ−ド
されていたメモリデ−夕・レジスタ２２１６から、エリ
ア−ページ一行番号全体のレジス夕２２８１へ転送され
る。

この転送は、サイクルＤＩ信号によって付勢されるアン
ド・ゲート２２８０を介して行なわれる。第２２Ｄ図を
見れば、サイクルＣＩ信号又はサイクルＤＩ信号の後、
サイクルＣ２が続くことが判る。

この為に、サイクルＣＩフリップフロッブ２４３２及び
サイクルＤＩフリツプフロツプ２４５１の出力をオア・
ゲート２４９２に結合し、このゲートをサイクルＣ２フ
リツプフロツプ２４３３のセット入力に結合する。サイ
クルＣ２に、アンド・ゲート２２８２が付勢され、エリ
アーベージ一行レジスタ２２８１をページ位置決め機構
２２８４へ転送することが出来るようにする。

ページ位置決め機構の動作は前に述べたが、この機構を
実現するハードウェアが第１８図に示されている。ペー
ジ位置決め機構を作動するには、サイクルＣ２信号によ
ってページ位置決め作動フリップフロップ２２８３をセ
ットすると共に、エリアーベージ・レジス夕２２８５に
。ードされる。レジス夕２２８５にはエリアーベージ一
行番号レジスタ２２８１のエリアーベージ部分が、サイ
クルＣ２信号によって付勢されるアンド・ゲート２２８
２を介して転送される。ページ位置決め作動レジスタ２
２８３は第１８図に示すフリツプフロツプ１８１５に対
応する。エリアーベージ・レジスタ２２８５は第１８図
のレジスター８６２に対応する。前に述べた様に、ペー
ジ位置決め機構２２８４を実行すると、ページ動作例外
が起ることがあり、この場合、ページ動作例外フリップ
フロップ２２８６がセットされ、例外処理機構が作動さ
れる。ページ動作例外フリップフロップ２２８６は第１
８図のフリツプフロツブ１８８４に対応する。ページ動
作例外が起らなければ、エリア−ページ・レジスタ２２
８５に与えられているページ番号に対応するページ記述
子がページ記述子レジスタ２２８９（これは第１８図の
レジスタ１８７７に対応する）にロードされ、ページ位
置決め完了フリップフロップ２２８７（これは第１８図
のフリツプフロツプ１８７９に対応する）がセットされ
る。ページ記述子レジスタ２２８９にロードされるペー
ジ記述子のフオーマットが第１６ｂ図に示されており、
前に説明した。第２２Ｄ図で、ページ位置決め完了フリ
ップフロツプ２２８７が１にセットされると共にサイク
ルＣ２フリツプフロツプ２４３３が論理１であることに
より、アンド・ゲート２４９３が付勢され、これがＣサ
イクル順序のサイクルＣ３を開始させる。

サイクルＣ３信号がアンド・ゲート２２９１が付勢され
、これがページ記述子のシフト・カウント・フイールド
１６２３をシフト・カウント・レジスタ２２９２へ転送
する。

このシフト・カウントを使って、エリア−ページ一行レ
ジスタ２２８１からエリアーベージー行番号を取出し、
この番号の行番号部分を外へシフトさせ、次にこの行番
号をＷレジスタ２２９６にロードする。更にサイクルＣ
３に、ページ記述子のセグメント番号フィールド１６２
５が、サイクルＣ３信号によって付勢されるアンド・ゲ
ート２２９０を介して、アドレス制御装置２２０７へ転
送される。前掲特許願に記載する様に、アドレス制御装
置２２０７は、セグメント番号を供給される。そのセグ
メントのベース・アドレスをアドレス制御装置２２０７
のアドレス・レジスタ２２０９へ出力する。第２２８図
を見れば、アドレス制御装置２２０７から出力されたセ
グメントベース・アドレスが、サイクルＣ４信号によっ
て付勢されるアンド・ゲート２３２１を介して、セグメ
ントベース・アドレス・レジスタ２３２２へ転送される
。セグメントベース・アドレスレジスタ２３２２が加算
器２３２５の一方の入力に結合される。

加算器２３２５に対する他方の入力は、８の値を持つレ
ジスタ２３２３である。この８の値は、第１６ａ図に見
られる様にセグメントのベースの始めからの、最大行番
号フィールドの変位に対応する。最大行番号フィールド
は、エリア−ページ・レジスタ２２８５に与えられてい
る番号の特定のページを参照する時に、使うことが許さ
れる最高の行番号である値を持っている。サイクルＣ５
に、最大行番号フィ−ルドのアドレスを表わす加算器２
３２５の出力が、アンド・ゲート２３２４、このゲート
が結合されているオア・ゲート２２２０を介して、メモ
リ２２１３のメモリアドレス・レジスタ２２１０へ転送
される。メモリ２２１３は、そのメモリアドレス・レジ
スタ２２１０に新らしい値がロードされたこと、並びに
議出し／書込みフリッブフロップ２２１２が論理０にセ
ットされていることを検出すると、メモリアクセス動作
を開始する。このメモリ動作をしたことにより、メモリ
アクセス例外が起り得る。このメモリアクセス例外によ
って、メモリアクセス例外フリップフロップ２２１４が
セットされ、例外処理機構が作動される。起らなければ
、メモリ動作が正常に完了し、メモリ動作完了フリツプ
フロツプ２２１５論理１にセットされる。第２２Ｄ図で
、メモリ動作完了信号が論理１に変わると共に、７リッ
プフロツプ２４３６からサイクルＣ５信号が論理１ある
ことにより、アンド・ゲート２２９４が付勢され、この
アンド・ゲートがサイクルＣ６フリツプフロツプ２４３
７のセット入力に結合されているので、このフリツプフ
ロツプ２４３７が論理１にセットされる。メモリ動作完
了フリップフロップ２２１５が論理１に変ることは、ア
ドレスされた最大番号フィールドがメモリ２２１３から
メモリデータ・レジスタ２２１６へ転送されたことを表
わす。サイクルＣ６に、アンド・ゲート２３００が付勢
され、メモリデータ・レジスタ２２１６からＺレジスタ
２３０１へ最大行番号フィールドを転送する。サイクル
Ｃ４によって起る他の動作を考えると、第２２Ａ図で、
エリア−ページ一行レジスタ２２８１が、サイクルＣ４
信号によって付勢されるアンド・ゲート２２９３を介し
て、シフタ２２９４へ入力されることが判る。

前にシフト・カウント・レジスタ２２９４にストアされ
ていた値も、サイクルＣ４信号によって付勢されるアン
ド・ゲート２３２０を介して、シフタ２２９４のシフタ
・カウント・フィールド入力される。第２２Ｂ図で、シ
フタ２２９４の出力がアンド・ゲート２２９５に結合さ
れ、これがサイクルＣ５信号によって付勢される。この
為、サイクルＣ５で、エリア−ページ一行レジスタ２２
８１から得られた行番号を表わすシフトの出力が、アン
ド・ゲート２２９５を介してＷレジスタ２２９６へ転送
される。Ｚレジスタ２３０１が比較器２２９７の一方の
入力となる比較器２２９７の他方の入力Ｗレジスタ２２
９６である。

比較器２２９７が、Ｗレジスタにある値がＺレジスタに
ある値より大きいか、それに等しいと判定すると、Ｗ２
Ｚ信号がアンド・ゲート２２９８に結合され、サイクル
Ｃ７信号と共に、無効ページフオーマット例外フリップ
フロツプ２２９９をセットすることが出来るようにする
。このフリツプフロツブが１にセットされると、例外処
理機構が作動され、命令が完了する。比較器２２９７が
、Ｗの値がＺの値より小さいと判定すると、ＷくＺ信号
がアンド・ゲート２３３２へ結合され、このゲートの付
勢に使われる。Ｗレジスタ２２９６が掛算器２３２８の
一方の入力に結合される。

頚算器２３２８の他方の入力は、２の値を持つレジスタ
２３２７である。掛算器２３２８はハードウェア論理回
路で実現された典形的な掛算器である。こうして行番号
に２が秦ぜられる。今の場合、これは記憶装置２２１３
の２つの８ビット・バイトを表わす。２バイトが、第１
６ａ図の行オフセット配列１６０２内の１６０４一１６
０３の様な行オフセット配列項の長さを構成する。

Ｗ行番号に行オフセット配列項の規模を乗じることによ
り、行Ｗに対する適正な行オフセット配列項がアドレス
位置へインデックスされる。掛算器２３２８の出力がア
ンド・ゲート２３２９に結合され、これがサイクルＣ６
信号によって付勢される。アンド・ゲート２３２９が加
算器２３３０の一方の入力に結合される。加算器２３３
０の他方の入力は、レジスタ２３３１にストアされてい
る１０の値である。１０の値は、第１６ａ図に示す様に
、行オフセット配列１６０２の、８ビット・バイト数で
表わしたオフセット・アドレスを表わす。

こうして加算器２３３０の出力が、第１６ａ図に示すデ
ータベースのページにある行番号Ｗの行オフセット配列
項の相対位置をアドレスする。加算器２３３０の出力が
アンド・ゲート２３３２に結合され、このゲートがサイ
クルＣ７信号並びに比較器２２９７からのＷ＜Ｚ信号に
よって付勢される。行番号ＷがＺレジスタ２３０１から
の最大行番号Ｚより小さいと判定された場合に、Ｗ＜Ｚ
信号が論理１になる。行番号Ｗの行オフセット配列項の
セグメント相対オフセット・アドレスを表わすアンド・
ゲート２３３２の出力が、加算器２３３３の一方の入力
に結合される。

加算器２３３３の他方の入力はセグメントベース・アド
レス・レジスタ２３２２である。この為、２３３３の出
力は、行番号Ｗの所望の行オフセット配列項の絶対アド
レスを表わす。加算器２３３３の出力がアンド・ゲート
２３３４に結合され、これがサイクルＣ７信号によって
付勢される。アンド・ゲート２３３４の出力がオア・ゲ
ート２２２０を介して記憶アドレス・レジスタ２２１０
へ転送される。メモリアドレス・レジスタに再びロード
されたこと、並びに議出し／書込みフリツプフロップ２
２１２が論理０にセットされていることをメモリが検出
すると、再びメモリアクセス動作が開始される。メモリ
アクセス動作をしたことによってメモリアクセス例外が
起ると、メモリアクセス例外フリッブフロツプ２２１４
が論理１にセットされ、例外処理機構が作動される。起
らなければ、メモリ動作が正常に完了し、メモＩＪ動作
完了フリツプフロップ２２１５が論理１にセットされる
。第２２０図で、サイクルＣ７と、メモリ動作完了信号
の上昇とにより、アンド・ゲート２４９５が付勢される
ことが判る。このゲートがサイクルＣ８フリップフロッ
プ２４４０のセット入力に結合されているので、サイク
ルＣ８が開始される。メモリ動作完了信号の上昇は、所
望の行オフセット配例頃がメモＩＪデータ・レジスタ２
２１６に転送されたことを表わす。第２２Ｃ図から判る
ように、サイクルＣ８は、行オフセット配列項のＤフィ
ールド又はＤスイッチ（第１６ａ図のフィールド１６０
４）をアンド・ゲート２３０２を介して比較器２３０３
へ転送出来るようにする。

比較器２３０３の他方の入力は、０の値を持つレジスタ
２３０４である。比較器２３０３が、行番号Ｗの行オフ
セット配列項のＤスイッチが０に等しいと判定すると、
比較器２３０３の比較成立信号、即ち、等しいと云う信
号が、未使用行例外フリップフロップ２３０５をセット
する。フリツブフロツプ２３０５がセットされると、例
外処理機構が作動され、命令が完了する。そうでない場
合、比較器２３０３の比較不成立信号が論理１の値に上
昇する。行番号Ｗの行オフセット配列項の○スイッチを
含むアンド・ゲート２３０２の・出力が比較器２３０６
にも結合される。比較器２３０６の他方の入力は、２の
値を持つレジスタ２３０８である。比較器２３０６が、
Ｄスイッチが２の値に等しくないと判定すると、比較器
２３０６の比較不成立、即ち、等しくないと云う信号が
論理１に上昇する。比較器２３０３の比較不成立信号及
び比較器２３０６の比較不成立信号がアンド・ゲート２
３０９に結合される。Ｄスイッチが０又は２の値に等し
くない場合は、１又は３の値に等しい筈であり、その何
れも削除行例外を表わす。即ち、比較器２３０３，２３
０６の２つの比較不成立信号がアンド・ゲート２３０９
に結合され、これがサイクルＣ９に付勢され、Ｄスイッ
チが１又は３の値に等しい場合、削除行例外フリップフ
ロツプ２３１０をセットする。このフリップフロップが
論理１にセットされると、例外処理機構が作動され、命
令が完了する。比較器２３０６が、行番号Ｗの行オフセ
ット配列項のＤスイッチが２の値に等しいと判定すると
、削除行例外フリップフロツプ２３１０も未使用例外フ
リップフロツブ２３、０５も論理１にセットされず、従
って命令の実行が続けうれる。サイクルＣＩＭ信号を使
って、行Ｗに対応する行オフセット配列項の行オフセッ
ト部分（第１６ａ図のフィールド１６０３参照）をサイ
クルＣＩＯによって付勢されるアンド・ゲート２３１２
を介して、オア・ゲート２２６４からベース・レジスタ
ＢＲ入力レジスタ２２６７へ転送する（第２２Ｂ図参照
）。

行オフセット配列項の行オフセットがＢＲ入力レジスタ
２２６７のＳＲＡ部分（第２図の２０２）へ転送される
。アンド・ゲート２３１１を付勢して、ページ記述子レ
ジスタ２２８９からアンド・ゲート２３１１及びオア・
ゲート２２６６を介してＢＲ入力レジスタ２２６７へセ
グメント番号フィールド１６２５を転送する為にも、サ
イクルＣＩＭ信号を使う。部分番号１６２５が、ベース
・レジスタ入力レジスタのＳＴＮ、ＳＥＴ部分（第２図
の２０２）へ転送される。サイクルＣＩＭ信号が、アン
ド・ゲート２２７１を付勢するオア・ゲート２２７０の
もう１つの入力になっているから、サイクルＣＩＯに、
命令バツフア２２０７のＢＲフイールド１９２６がアド
レス制御装置２２０７のＢＲ部分２２０８へ入力される
。アドレス制御装置２２０７のＢＲ部分２２０８にＢＲ
レジスタ番号が供給されると共に、ＢＲ入力レジスタ２
２６７に新らしい値がロードされると、アドレス制御装
置が、普通の作業用メモリ形書込み動作によってその番
号が入力されたベース・レジスタに対し、ＢＲ入力レジ
スタ２２６７にある値を書込む。この為、そのベース・
レジスタ番号が命令フィールド１９２６に与えられてい
るベース・レジス夕が、このベース・レジスタＢＲに対
応するインデックス・レジスタの内容によって指定され
たオーナ記録０アドレスである区分アドレスで更新され
る。第２２Ｄ図で、サイクルＣＩＯフリツプフロツプ２
４４２の後、Ｃフリップフロツプ２２４３が論理１にセ
ットされているか、或はＤフリツプフロツプ２２４２が
論理１にセットされているかによって判る様に記録のポ
インタモードがタイプ２又はタイプ３の何れであるかに
応じて、サイクルＣＩＩフリツプフロツプ２４４３又は
サイクルＤＩＩフリツプフロツプ２２５２がセットされ
る。

サイクル１１フリツプフロツプ２４４３はアンド・ゲー
ト２４９６を介してセットされ、サイクルＤＩＩフリツ
プフロツプ２４５２はアンド・ゲート２４９７を介して
セットされる。サイクルＣＩＩに、エリアーベージー行
レジスタ２２８１のページ一行番号部分が、サイクルＣ
ＩＩ信号によって付勢されるアンド・ゲート２３１５を
介して、作業用のメモリデータ・レジスタ２３８１のペ
ージ一行部分（第１５ｈ図のフィールド１５７３及びフ
ィールド１５７４）へ転送される（第２２Ａ図参照）。

ポィンタモードがタイプ３であれば、サイクルＤＩＩに
、エリア−ページ一行レジスタ２２８１全体が、サイク
ルＤＩＩ信号によって付勢されるアンド・ゲート２３１
４を介して、作業用メモリデータ・レジスタ２３１８全
体へ転送される。サイクルＣＩＩ又はサイクルＤＩＩの
何れでも、この両方の信号が、作業用〆モリ読出し／書
込みフリツプフロツプ２２７７に結合されたオア・ゲー
ト２２７８に対する入力になっているから、作業用〆モ
リ読出し／書込みフリップフロップ２２７７が論理１に
セットされ、作業用メモリの書込み動作を開始すべきこ
とを表示する。

作業用メモリアドレス・レジスタ２２７５にあるアドレ
スは、この時まだ、命令バッファ２２０２にあるＢＲベ
ース・レジスタ番号１９２６に対応するインデックス・
レジスタのアドレスである。サイクルＣＩＩ又はＤＩＩ
信号が作業用メモリデータ・レジス夕２３１８にロード
をさせると共に作業用〆モリ読出し／書込みフリツプフ
ロツプを論理１に上昇させた後、作業用メモリ２２７６
が新らしいエリア−ページ一行番号をこのインデックス
・レジスタに書込む。この新らしいエリアーベージー行
番号は、命令のベース・レジスタＢＲが参照するメンバ
記録のオーナ記録のアドレスである。第２２Ｄ図を見れ
ば、サイクルＣＩＩフリツプフロツプ２３４３及びサイ
クルＤＩＩフリツプフロツプ２４５２の両方の出力がオ
ア・ゲート２４９８に結合されており、このゲートの出
力がサイクルＣＩ２フリツプフロップ２４４４のセット
入力に結合されていることが判る。この為、サイクルＣ
ＩＩ又はサイクルＤＩＩの後にサイクルＣＩ２カギ続く
。第２２Ｃ図で、サイクルＣＩ２信号が命令完了フリツ
プフロツプのセット入力に結合されて、それを論理１に
セットし、オーナ検索データベース命令の終了を表わす
ことが判る。第２２Ｄ図は、第２２Ａ図乃至第２２Ｃ図
に示すオーナ検索命令を実施するハードウェアの制御論
理回路としてのサイクル計数器を詳しく示している論理
図である。

サイクルＣＩ乃至サイクルＣ７のフリップフロツプ２４
０１乃至２４０７が制御論理回路の開始サイクル順序を
構成する。サイクルＡＯ乃至サイクルＡ５のフリツプフ
ロップ２４１１乃至２４１６が、ハードウェア動作の内
、タイプ０のポィンタモードのバーチュアルメモリの記
録に特有な部分を実施するＡサイクル順序を構成する。
サイクルＢＯ乃至サイクルＢ４のフリツプフロップ２４
２１乃至２４２３が、ハードウェア動作の内、タイプ１
のポインタモードのバーチユアルメモリの記録に特有な
部分を実施するＢサイクル順序を構成する。或る場合、
タイプ０及びタイプ１の動作が共通である為、サイクル
Ｂ（タイプ１のポィンタモード）の動作を実施するのに
Ａサイクル順序を使う、サイクルＣＯ乃至サイクルＣＩ
２のフリップフロップ２４３１乃至２４４４が、ハード
ウェア動作の内、タイプ２のポィンタモードのデータベ
ース記録に特有な部分を実施するＣサイクル順序を構成
する。サイクルＤＩ乃至サイクルＤＩＩのフリツプフロ
ップ２４５１乃至２４５２が、ハードウェア動作の内、
タイプ３のポィンタモードのデータベース記録に特有な
部分を実施するＤサイクル順序を構成する。或る場合、
タイプ２及びタイプ３の記録の動作が共通である為、Ｃ
サイクルがＤサイクルで共用される。第２２Ｄ図の各々
のフリップフロップは同期型フリッブフロップである。

この為、前掲特許願に記載される様なクロック装置を使
って、各フリップフロップに於ける論理状態の変化をト
リガする。各フリツプフロップのクロツク入力にクロツ
ク信号が結合される。この制御論理回路にある各フリッ
プフロップは、その出力信号が自分のリセツト入力に結
合されている。この為、サイクル・フリップフロップが
論理１にセットされると、１クロツク周期遅れて、自分
が０にリセットされる。次のク。ツク・サイクルが、前
のクロツク・サイクルが論理１であったこと以外の論理
状態、例えばメモリ動作完了信号が論理１に上昇するこ
とに依存する場合、直接の出力信号ではなく、適正な状
態を論理的に検出するアンド・ゲートの出力が、前のク
ロック・サイクルのリセット入力に結合される。第２２
Ａ図の比較器２２０３の出力信号がサイクル１フリツプ
フロツプ２４０１のセット入力に結合される。

この為、オーナ検索命令のＭ欧フィールド１９２３が０
であると検証された後、サイクル１が開始される。サイ
クル１フリツプフロツプ２４０１の出力がサイクル２フ
リツプフロツプ２４０２のセット入力に結合される。サ
イクル２フリツプフロツプ２４０２の出力がアンド・ゲ
ート２４８１に結合される。アンド・ゲート２４８１は
、第２２Ｂ図に示すメモリ動作完了フリッブフロップ２
２１５からのメモリ動作完了信号によって付勢される。
従ってメモリ動作が完了した後に、アンド・ゲート２４
８１の出力が論理１に上昇し、この時、オーナ検索命令
は次の実行工程へ進める状態になる。アンド・ゲート２
４８１の出力がサイクル３フリツプフロツプ２４０３の
セット入力に結合される。サイクル３フリツプフロツプ
２４０３の出力がアンド・ゲート２４８２に結合される
。

アンド・ゲート２４８２は第２２Ｃ図の比較器２２２２
からの比較成立を信号によって付勢される。この為、比
較器２２２２が、オーナ検索命令によってアドレスされ
たセット記述子Ｋフィールド１８０５が０の値に等しい
と判定した場合に、アンド・ゲート２４８２の出力が論
理１に上昇する。アンド・ゲート２４８４の出力がサイ
クル４フリツプフロツプ２４０４のセット入力に結合さ
れる。サイクル４フリツブフロツプ２４０４の出力がサ
イクル５フリツプフロツブ２４０５のセット入力に結合
される。サイクル５フリツプフロツプ２４０５の出力が
サイクル６フリツプフロツプ２４０６のセット入力に結
合される。サイクル６フリツブフロツプ２４０６の出力
がアンド・ゲート２４８３に結合される。

アンド・ゲート２４８３はメモリ動作完了フリップフロ
ツプ２２１５からのメモリ動作完了信号によって付勢さ
れる。アンド・ゲート２４８３の出力がサイクル７フリ
ツプフロツプ２４０７のセット入力に結合される。前に
述べた様に、サイクル７の後、ＡＳフリッ 、プフロツ
ブ２２４１、ＢＳフリツブフロツプ２２４０、ＣＳフリ
ツプフロツブ２２３９又は，ＤＳフリップフロップ２２
３８（第２２Ｃ図参照）の内の１つがセットされる。

これらの信号が夫々Ａサイクル順序、Ｂサイクル順序、
Ｃサイクル順序又はＤサイクル順序を開始させる。サイ
クルＡＯフリツプフロツプ２４ １ １がＡＳフリツプ
フロツプ２４１１によってセットされる。

サイクルＡＯフリツブフロツプ２４１１の世力がサイク
ルＡＩフリツプフロツプ２４１２のセット入力に結合さ
れる。サイクルＢＯフリップフロツプ２４２ １がＢＳ
フリツプフロツプ２２４０によってセットされる。サイ
クルＢＯフリツプフロツプ２４２１の出力がサイクルＢ
Ｉフリツプフロツプ２４２２のセット入力に結合される
。サイクルＡＩフリップフロツプ２４１２及びサイクル
ＢＩフリップフロップ２４２２の両方の出力がオア・ゲ
ート２４８４に結合される。オア・ゲート２４８４の出
力がサイクルＡ２フリツプフロツプ２４１３のセット入
力に結合される。この為、サイクルＡ２がサイクルＡＩ
又はサイクルＢＩに続く。サイクルＡ２フリツプフロツ
プの出力がアンド・ゲート２４８５に結合される。アン
ド・ゲ−ト２４８５はメモリ動作完了信号によって付勢
される。アンド・ゲート４２８５の出力がサイクルＡ３
フリップフロップ２４１４のセット入力に結合される。
サイクルＡ３フリツプフロツプ２４１４の出力がアンド
・ゲート２４８６，２４８７の両方に結合される。

これらの２つのアンド・ゲートは、ポィンタモードがタ
イプ０かタイプ１かに応じて、Ａサイクル又はＢサイク
ルの何れかを選んで続行するかを決める為に使われる。
アンド・ゲート２４８６，２４８７は別の入力として、
何れも第２２Ｃ図の比較器２２６０の比較不成立信号を
受取る。この信号を使って、バーチュアルメモリの記録
が０（記録削除）に等しくないＤスイッチを持つことを
表示する。アンド・ゲート２４８６に対する最後の付勢
入力は、フリップフロップ２２４５からのＡ信号である
。従ってポィンタモードがタイプ０で、Ａ信号２２４５
が論理１であれば、アンド・ゲート２４８６が論理１に
上昇し、そのセット入力にアンド・ゲート２４８６が結
合されているサイクルＡ４フリツプフロツプ２４１５が
論理１にセットされる。ポインタモードがタイプ１で、
フリップフロッブ２２４４のＢ信号が論理１であれば、
アンド・ゲート２４８７が論理１に上昇し、アンド・ゲ
ート３４８７がサイクルＢ４フリップフロツプ２４２３
のセット入力に結合されているから、サイクルＢ４が開
始される。サイクルＡ４フリツプフロツブ２４１５及び
サイクルＢ４フリップフロツプ２３２４の両方の出力が
オア・ゲート２４８８に結合される。この為、サイクル
Ａ４又はサイクルＢ４に続いて、オア・ゲート２４８８
の出力が論理１に上昇する。オア・ゲート２４８８の出
力がサイクルＡ５フリツプフロツプ２４１６のセット入
力に結合される。サイクルＡ５に続いて、命令完了フリ
ップフロツプ２２４６がセットされる。ＣＳフリツプフ
ロツブ２２３９及びＤＳフリツプフロップ２２３８の両
方の出力がオア・ゲート２４８９に結合される。

オア・ゲート２４８９がサイクルＣＯフリツプフロツプ
２４３１のセット入力に結合される。サイクルＣＯフリ
ツブフロツブ２４３１の出力がアンド・ゲート２４９０
，２４９１の両方に結合される。

これらの２つのアンド・ゲートを使って、ポィンタモー
ドがタイプ２かタイプ３かに応じて、Ｃサイクル順序又
はＤサイクル順序の何れを続行するかを選択する。アン
ド・ゲート２４９０‘こ対する第２の付勢入力は、フリ
ップフロッブ２２４３（第２２Ｃ図）からのＣ信号であ
る。ポィンタモードがタイプ２でＣ信号２２４３が論理
「１であれば、アンド・ゲート２４９０が論理１に上
昇し、そのセット入力にこのアンド・ゲート２４９０が
結合されているサイクルＣＩフリップフロツプ２４３２
が論理１にセットされる。ポインタモードがタイプ３で
フリツプフロツプ２２４２のＤ信号が論理１であれば、
アンド・ゲート２４９１が論理１に上昇し、このアンド
・ゲート２４９１がサイクルＤＩフリツプフロツプ２４
５１のセット入力に結合されているので、サイクルＤＩ
が開始される。サイクルＣＩフリップフロツプ２４３２
及びサイクルＤＩフリツプフロツプ２４５１の両方の出
力がオア・ゲート２４９２に結合される。

この為、サイクルＣＩ又はサイクルＤＩに続いてオア・
ゲート２４９２の出力が論理１に上昇する。オア・ゲー
ト２４９２の出力が‐サイクルＣ２フリツプフロップ２
４３３のセット入力に結合される。サイクルＣ２フリツ
プフロツプ２４３３の出力がアンド・ゲート２４９３に
結合される。アンド・ゲート２４９３は第２２Ｂ図に示
すページ位置決め完了フリツプフロツブ２２８７からの
ページ位置決め完了信号によって付勢される。アンド・
ゲート２４９３の出力がサイクルＣ３フリツプフロップ
２４３３のセット入力に結合される。サイクルＣ３フリ
ツプフロツプ２４３４の出力がサイクルＣ４フリツプフ
ロツプ２４３５のセット入力に結合される。サイクルＣ
４フリツプフロツブ２４３５の出力がサイクルＣ５フリ
ツプフロツプ２４３６のセット入力に結合される。サイ
クルＣ５フリツプフロツプ２４３６の出力がアンド・ゲ
ート２４９４に結合される。

アンド・ゲート２４９４に結合されるアンド・ゲート２
４９４はメモリ動作完了フリツプフロツプ２２１５から
のメモリ動作完了信号によって付勢される。アンド・ゲ
ート２４９４の出力がサイクルＣ６フリツプフロツプ２
４３７のセット入力に結合される。サイクルＣ６フリツ
プフロツプ２４３７の出力がサイクルＣ７Ａフリツプフ
ロツプ２４３８のセット入力に結合される。

サイクルＣ７Ａフリップフロツプ２４３８の出力がサイ
クルＣ７フリツプフロツプ２４３９のセット入力結合さ
れる。サイクルＣ７フリツプフロツプ２４３９の出力が
アンド・ゲート２４９５に結合される。

アンド・ゲート２４９５はメモリ動作完了信号によって
付勢される。アンド・ゲート２４９４の出力がサイクル
Ｃ８フリツプフロツプ２４４０のセット入力に結合され
る。サイクルＣ８フリツプフロツプ２４４０の出力がサ
イクルＣ９フリツプフロツプ２４４１のセット入力に結
合される。

サイクルＣ９フリツプフロツプの出力がサイクルＣＩＯ
フリツプフロツプ２４４２のセット入力に結合される。
サイクルＣＩＯフリツプフロツプ２４４２の出力がアン
ド・ゲート２４９６，２４９７の両方に結合される。

これらの２つのアンド・ゲートを使って、ポィンタモー
ドがタイプ２かタイプ３かに応じて、Ｃサイクル又は○
サイクルの何れを続行するかを選択する。アンド・ゲー
ト２４９６に対する第２の付勢入力はフリップフロップ
２２４３からのＣ信号である。従って、ポィンタモード
がタイプ２でフリツブフロツプ２４４３からのＣ信号が
論理１であれば、アンド・ゲート２４９６が論理１に上
昇し、このアンド・ゲート２４９６がそのセット入力に
結合されているサイクルＣＩＩフリツブフロツプ２４４
３が論理１にセットされる。ポインタモードがタイプ３
で、フリツプフロツプ２２４２の○信号が論理１であれ
ば、アンド・ゲート２４９７が論理１に上昇し、このア
ンド・ゲート２４９７がサイクルＤＩＩフリツプフロツ
プ２４５２のセット入力に結合されているので、サイク
ルＤＩＩが開始される。サイクルＣＩＩフリツプフロツ
プ２４４３及びサイクルＤＩＩフリッブフロツブ２４５
２の両方の出力がオア・ゲート２４９８に結合される。

従って、サイクルＣＩＩ又はサイクルＤＩＩに続いて、
オア・ゲート２４８９の出力が論理１に上昇する。オア
・ゲ−ト２４９８の出力がサイクルＣＩ２フリツプフロ
ツプ２４４４のセット入力に結合される。サイクルＣＩ
２の後、第２２Ｃ図に示す様に、命令完了フリップフロ
ツプ２２４６がセットされる。この発明の１実施例を図
示し、説明したが、当業者であれば、この発明の範囲で
種々の変更が考えられることは言うまでもない。

多くの工穫を変更したり、別の工程に換えても、同じ結
果が得られるし、それもこの発明の範囲内に属する。従
って、この発明は特許請求の範囲の記載のみによって限
定されることを承知されたい。図面の筋単な説明 第１図はこの発明を利用するマルチプログラミングシス
テムのブロック図、第２図はこの発明によって利用され
る種々のハードウェア構成を表わす概略図、第３図は第
２図のレジスタの予約された記憶領域のために使用され
た用語例、第４図はこの発明に利用された機械のプロセ
ス制御ブロックの概略図、第５図はプロセス制御ブロッ
クのアドレスシステムの概略図、第６図はこの発明を利
用する計算機システムのシステムベースの概略図、第７
Ａ図、第７Ｂ図はこの発明を利用する計算機システムの
スタックセグメント及びスタックフレームの概略図、第
８図はこの発明を利用する計算機システムのＧセグメン
ト、特にＧ−○セグメントの待ち行列プロセスのアドレ
スシステムの概略図、第９図はこの発明を利用する計算
機システムの待ち行列プロセスリンクを例示するＧ−○
セグメントの展開概略図、第１０Ａ図〜第１０Ｌ図はＰ
ＣＢ内の構成ブロック図、第１ １Ａ図〜第１１Ｒ図は
システムベース内の構成のブロック図、第１２図はシス
テムベース及びＰＣ母構成を利用するユーザー及びシス
テムセグメントのアドレス手段の概略図、第１３Ａ図〜
第１３Ｃ図はこの発明の制御ユニットの概略図、第１４
Ａ図〜第１４１図はこの発明を利用する計算機システム
のファームウェアのディスパッチヤーュニットの流れ図
、第１５Ａ図〜第１５日図はセット命令で使用される言
己鎌及びそれらのポィンタの図、第１６Ａ図〜第１６Ｃ
図はデータベース・フオーマット及びそれらのページを
記述する記述子の図、第１７図は主メモリ内にデータベ
ースページを位置させるために使用されるファームウェ
アのフローチヤート、第１８図はメモリ内にデータベー
スページを位置させるハードウェア機構の論理ブロック
図、第１９Ａ図及び第１９８図はデータベース命令によ
って使用されるセット及び記録を記述する記述子の図、
第２０Ａ図〜第２０Ｆ図はデータベース命令によって使
用される命令フオーマットの図、第２１Ａ図乃至第２１
Ｅ図はオーナ検索データベース命令のファームウェア／
ハードウェア中でのフローチャート、第２２Ａ図乃至第
２２Ｄ図はオーナ検索データベース命令を実施するハー
ドウェアの論理ブロック図である。

１０１……プロセッササブシステム、１０２…・・・記
憶サブシステム、１０３・・・・・・周辺サブシステム
、１０６・・・・・・周辺制御ユニット。

姿２図図 球 第３図 第４図 蔓ら５ 図 蓑ら７Ａ 図 第７８図 妻らら 図 第８図 拳？図 寄Ｌ′０４図 繁′ｏｂ図 買う′０ｃ図 肇′ｏｄ図 拳′ｏｅ図 珠′ｏｆ図 繁の３図 尊ら′ｏｈ図 酋長′ＯＺ 図 多′ｏＪ図 姿のセ図 答ら′ＯＺ 図 谷ら〃仏図 発７７ｂ図 茸ら７丁ｃ図 穿ち〃ｄ 図 鼻ら丁’ｅ図 轡ら’’チ 図 多’’９図 警ら〃ｈ図 尊ら’′し 図 繁〃」図 拳〃ｋ図 多’′Ｚ図 警ら７丁机図 篭１７７ｎ 図 繁ハｏ図 孫〃ｐ図 繁〃ｑ図 鉾ら’’ｒ 図 図 〜 鮒 篤′３ｏ図 うち′３ｃ図 専ら′３ｂ図 弟′４Ｑ図 袋′４ｂ図 発′４ｃ図 努′４ｄ図 穿Ｌ仏ｅ図 発′４ナ図 多′４９図 穿ち／４ｈ図 髪′４（図 器′ぅＱ図 器／ぅｂ図 繁／５ｃ図 繁′ぅｄ図 うミ′うｅ図 拳′ｙ図 器′ぅゲ図 葺く′５ト図 身１／らｏ図 登る／るｂ図 登らノＣｃ図 姿′７図 弟汐ｏ図 多′ｏｂ図 図 Ｓ 船 蔓ら２０Ｑ図 溝２０ｂ図 葺Ｌ２０ｃ図 弟２０ｄ図 妻Ｌ２０ｅ図 第２け図 第２′Ｃ図 第２′Ａ図 第２′８図 第２’Ｄ図 第２′Ｅ図 図 桑 図 〇 溝 繁２２ｃ図 図 ○ 群 鮒

Claims (1)

【特許請求の範囲】
1. １ アドレスし得る空間の複数個のセグメントから成る
   記憶装置を持ち、 各セグメントは該セグメントをアド
   レスする為のセグメント番号に関連し、各セグメントが
   可変の上限及び下限によつて区画され、所定のセグメン
   トが、データベース記録のセツトにグループ化された複
   数個のデータベース記録フアイルをストアしており、
   データベース記録の各セツトは少なくとも１つのオーナ
   ・データベース記録及び少なくとも１つのメンバ・デー
   タベース記録を持ち、 各々のデータベース記録は所定
   のデータベース記録を所定のセツトにリンクする少なく
   とも１つのポインタを持ち、 各々のポインタは所定の
   データベース記録を位置決めするセグメント番号及びオ
   フセツト・アドレスで構成され、 各々のデータベース
   記録は該データベース記録を記述する記録記述子に１つ
   づつ関連付けられ、該記録記述子は所定の第２のセグメ
   ントにストアされ、 各セツトは、前記関連するセツト
   を記述し、該関連する記録のセツトの内の最初の記録に
   あるポインタの変位アドレスを与えるためのセツト記述
   子に１つづつ関連付けられており、該セツト記述子は所
   定の第３のセグメントにストアされ、 更に、前記セグ
   メント、データベース記録及び記述子の絶対アドレスの
   基準となるシステム・ベースを持ち、 更に、任意のセ
   グメントのセグメント番号をストアすると共に該セグメ
   ント番号に関連したオフセツト・アドレスをもストアす
   る複数個のベース・レジスタを持ち、前記オフセツト・
   アドレスは関連したセグメント内にある任意のデータを
   該関連したセグメントの最初を基準にアドレスする為の
   ものであり、 更に、前記ベース・レジスタ、インデツ
   クス・レジスタ及びシステム・ベースとの通信路を持つ
   ていて、前記セグメント、データベース記録及び記述子
   の任意のデータ又はアドレスに対して演算並びに論理動
   作を行なう演算論理装置（ＡＬＵ）を持つ内部プログラ
   ム式データ処理装置において、 前記複数個のベース・
   レジスタの内、前記所定の第１のデータベース記録の第
   １のセグメント番号と第１のオフセツト・アドレスで構
   成された、前記所定の第１のデータベース記録の第１の
   セグメントアドレスをストアする第１のベース・レジス
   タを同定する第１のベース・レジスタ・アドレス（ＢＲ
   ）、及び前記複数個のベース・レジスタの内の第２のベ
   ース・レジスタを同定して第２のセグメント番号並びに
   前記所定の第１のデータベース記録に関連したセツト記
   述子の第２のオフセツト・アドレスを定める第１のアド
   レス・シラブルを持つオーナ探索命令を表示する第１の
   符号化信号に応答して、前記所定の第１のデータベース
   記録のオーナ記録を探出す命令ハードウエアを設け、該
   ハードウエアが、（ａ） 前記第１のベース・レジスタ
   内にストアされた第２の符号化信号に応答するように接
   続され、前記第１のデータベース記録を表示する第３の
   符号化信号を取出して来て演算論理装置（ＡＬＵ）に入
   れる第１の手段と、（ｂ） 該第１の手段に接続され、
   前記セツト記述子を表示する第４の符号化信号を取り出
   して来て前記ＡＬＵに入れる第２の手段と、（ｃ） 該
   セツト記述子内の変位アドレスを表示する第５の符号化
   信号に応答するように接続され、ポインタの内、前記第
   １のデータベース記録にあるオーナ・ポインタを第１の
   データベース記録の最初を基準にアドレスする第３の手
   段と、（ｄ） 該第３の手段に接続され、オーナ・ポイ
   ンタを表示する第６の符号化信号を取出してＡＬＵに入
   れる第４の手段と、からなる、データ処理装置。