JPS61110250A - 複数のバスを有するデ−タ処理システム - Google Patents
複数のバスを有するデ−タ処理システムInfo
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- JPS61110250A JPS61110250A JP23024884A JP23024884A JPS61110250A JP S61110250 A JPS61110250 A JP S61110250A JP 23024884 A JP23024884 A JP 23024884A JP 23024884 A JP23024884 A JP 23024884A JP S61110250 A JPS61110250 A JP S61110250A
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- Japan
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- buses
- data
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- synchronous
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ処理７ステムに関し、特に、速度を異
にする複数のバスによって複数のユニットが相互接続さ
れた型のデータ処理システムにおける、諸ユニット間の
通信の制御に関する。
にする複数のバスによって複数のユニットが相互接続さ
れた型のデータ処理システムにおける、諸ユニット間の
通信の制御に関する。
データ処理システム、特にマイクロコンビュータンステ
ムにおいては、一般に、プロセッサとメモリの間の通信
速度がンステム性能を左右する大きな要素である。そこ
で、高速動作を可能にするため、プロセッサのマシンク
ロックと信号タイミは、いうまでもなく、プロセッサの
種類によって異なる。そのため、同期バスによる接続に
は、採用するプロセッサのＷｉ類を変えると、それに接
続された池のユニット（メモリ、入出力装置等）も改修
しなければならないという、難点がある。この難点を補
うため罠、高速動作を特徴とする特許る非同期バスに接
続するのが普通である。非同期ハスとしては、ＩＥＥＥ
の提案になる ＭＩＣＲＯＣＯＭＰＵＴＥＲＳＹＳＴＥＭ ＢＵＳ ５
ＴＡＮＤＡＲＪ）−Ｐ ７９６ ＢＵＳ が広く知
られている。また、速度の＃ｅなる複数のバスを用いる
パスアーキテクｆ−ｒＬ７）例は、ＩＮＴＥＩ、社発行
−ＭＵＬＴＩＢＵ３ＤＡＴＡ ＢＯＯＫ ’ （１
９８３）の第１２頁と第１６頁に記載されている。
ムにおいては、一般に、プロセッサとメモリの間の通信
速度がンステム性能を左右する大きな要素である。そこ
で、高速動作を可能にするため、プロセッサのマシンク
ロックと信号タイミは、いうまでもなく、プロセッサの
種類によって異なる。そのため、同期バスによる接続に
は、採用するプロセッサのＷｉ類を変えると、それに接
続された池のユニット（メモリ、入出力装置等）も改修
しなければならないという、難点がある。この難点を補
うため罠、高速動作を特徴とする特許る非同期バスに接
続するのが普通である。非同期ハスとしては、ＩＥＥＥ
の提案になる ＭＩＣＲＯＣＯＭＰＵＴＥＲＳＹＳＴＥＭ ＢＵＳ ５
ＴＡＮＤＡＲＪ）−Ｐ ７９６ ＢＵＳ が広く知
られている。また、速度の＃ｅなる複数のバスを用いる
パスアーキテクｆ−ｒＬ７）例は、ＩＮＴＥＩ、社発行
−ＭＵＬＴＩＢＵ３ＤＡＴＡ ＢＯＯＫ ’ （１
９８３）の第１２頁と第１６頁に記載されている。
このような複数種類のバスを持つシステムにおいては、
いずれのバスを介する通信も必要とするプロセッサ、メ
モリ等のユニットは、一般に１それぞれが各バスに対す
るインタフェースを持ち、甘た、バス切替えのためのバ
ッファを備えることＫなる。このことは、単にハードウ
ェア量の増大にとどまらず、ユニット間のデータ転送が
前記バッファを経由することにより、通信速度の低下を
きたす。
いずれのバスを介する通信も必要とするプロセッサ、メ
モリ等のユニットは、一般に１それぞれが各バスに対す
るインタフェースを持ち、甘た、バス切替えのためのバ
ッファを備えることＫなる。このことは、単にハードウ
ェア量の増大にとどまらず、ユニット間のデータ転送が
前記バッファを経由することにより、通信速度の低下を
きたす。
本発明の目的は、速度の異なる複数のバスを有するデー
タ処理システムにおいて、各ユニットのバス接続機構を
単純化しながら、しかも、異なるバスに接続された任意
のユニットの間の通信が容易に行なわれうるようにし、
ひいては、システムの設計、変更などを容易にすること
Ｋある。
タ処理システムにおいて、各ユニットのバス接続機構を
単純化しながら、しかも、異なるバスに接続された任意
のユニットの間の通信が容易に行なわれうるようにし、
ひいては、システムの設計、変更などを容易にすること
Ｋある。
本発明によれば、複数のユニット（プロセッサ、メモリ
、入出力装置、直接メモリアクセス可能な入出力装置等
）は、速度を異罠する少くとも２組のバス（例えば同期
バスと非同期バス）の一方又は他方に別々に接続され、
そして、任意の一方のバス上の信号を必要に応じて他方
のバスに回送するための径路を提供するとともに１その
間タイミング調整上盛−！ｌ［な一時的信号保持も行な
うだめの、バッファ手段を設ける。このバッファ手段を
介する信号回送径路をどんな信号に対して（例えばアド
レスとデータのそれぞれに対して）どの方向に設定する
かは、バス変換制御部からの制御信号によって指示され
る。バス変換制御部は、各ユニットがどちらのバスに接
続されているかを示す情報をレジスタ等に保持し、この
情報とアクセス先ユニット及びアクセス元ユニットを示
す各信号とを用いてアクセス先ユニノトトアクセス元ユ
ニットがそれぞれどちらのバスに接続されているかを調
べ、ＷＫ、＋７一ド／ライト信号から信号の回送方向を
判定して、これらの結果に基づき、バッファ手段に前記
制御信号を供給する。
、入出力装置、直接メモリアクセス可能な入出力装置等
）は、速度を異罠する少くとも２組のバス（例えば同期
バスと非同期バス）の一方又は他方に別々に接続され、
そして、任意の一方のバス上の信号を必要に応じて他方
のバスに回送するための径路を提供するとともに１その
間タイミング調整上盛−！ｌ［な一時的信号保持も行な
うだめの、バッファ手段を設ける。このバッファ手段を
介する信号回送径路をどんな信号に対して（例えばアド
レスとデータのそれぞれに対して）どの方向に設定する
かは、バス変換制御部からの制御信号によって指示され
る。バス変換制御部は、各ユニットがどちらのバスに接
続されているかを示す情報をレジスタ等に保持し、この
情報とアクセス先ユニット及びアクセス元ユニットを示
す各信号とを用いてアクセス先ユニノトトアクセス元ユ
ニットがそれぞれどちらのバスに接続されているかを調
べ、ＷＫ、＋７一ド／ライト信号から信号の回送方向を
判定して、これらの結果に基づき、バッファ手段に前記
制御信号を供給する。
第１図は、本発明の一実施例の概略を示す。同期パス１
と非同期バス２は、バス変換制御部４及びバッファ５を
介して接続される。同期パス１には、マイクロプロセッ
サ３と、◆１及び÷２メモリ６．７と、φ１及び◆２Ｉ
１０（入出力装置）８．９と、◆１及び◆２ＤＭＡＩ、
１０（メモリに直接アクセス可能なｌ１０）１０．１１
とが接続され、これらは同期パス１のインタフェースで
動作する。非同期バ、ス２には、＋１０メモリ１２と、
を１０及び◆２０Ｉ１０１３．１４と、ナ１０及び◆２
０ＤＭＡＩ１０１５．１６とが接続され、これらは非同
期パ犬２のインタフェースで動作ｆるつ同期パス１１の
信号と非同期バス２上の信号は、バス変換制御部４の制
御の下に、バッファ５を経由して互に他方のバスに回送
され、それＫより、一方のバスに接続されたユニットは
、他方のバスに接続されたユニットと通信をすることが
できる。
と非同期バス２は、バス変換制御部４及びバッファ５を
介して接続される。同期パス１には、マイクロプロセッ
サ３と、◆１及び÷２メモリ６．７と、φ１及び◆２Ｉ
１０（入出力装置）８．９と、◆１及び◆２ＤＭＡＩ、
１０（メモリに直接アクセス可能なｌ１０）１０．１１
とが接続され、これらは同期パス１のインタフェースで
動作する。非同期バ、ス２には、＋１０メモリ１２と、
を１０及び◆２０Ｉ１０１３．１４と、ナ１０及び◆２
０ＤＭＡＩ１０１５．１６とが接続され、これらは非同
期パ犬２のインタフェースで動作ｆるつ同期パス１１の
信号と非同期バス２上の信号は、バス変換制御部４の制
御の下に、バッファ５を経由して互に他方のバスに回送
され、それＫより、一方のバスに接続されたユニットは
、他方のバスに接続されたユニットと通信をすることが
できる。
第２図は、バＡファ５の詳細を示す、バッファ５は、ク
リップフロップ群２７．２８と、ナ１〜◆４ドライバ２
９〜３２を有する。同期バス１中のアドレスバス１７上
のデータは、クリップフロップ群２７に一時的に保持さ
れ、そこからすｌドライバ２９を経て、非同期パスｚ中
のアドレスバス２２に回送されうる。逆に、非同期パス
ｚ中のアドレスバス２２上のデータは、ナ２ドライバ３
０を経て、同期バスｌ中のアドレスバス１７に回送され
うる。また、同期バス１中のデータバス１８上のデータ
は、クリップフロップ群２８に一時的に保持され、そこ
から◆３ドライバ３１を経て、非同期バス２中のデータ
バス２３に回送すれうるし、逆に、非同期バス２中のデ
ータバス２３上のデータは、◆４ドライバ３２を経て、
同期バス１中のデータバス１８に回送されうる。これら
の回送径路の制御は、バス変換制御部４からの信号３３
〜３６によって行なわれる。
リップフロップ群２７．２８と、ナ１〜◆４ドライバ２
９〜３２を有する。同期バス１中のアドレスバス１７上
のデータは、クリップフロップ群２７に一時的に保持さ
れ、そこからすｌドライバ２９を経て、非同期パスｚ中
のアドレスバス２２に回送されうる。逆に、非同期パス
ｚ中のアドレスバス２２上のデータは、ナ２ドライバ３
０を経て、同期バスｌ中のアドレスバス１７に回送され
うる。また、同期バス１中のデータバス１８上のデータ
は、クリップフロップ群２８に一時的に保持され、そこ
から◆３ドライバ３１を経て、非同期バス２中のデータ
バス２３に回送すれうるし、逆に、非同期バス２中のデ
ータバス２３上のデータは、◆４ドライバ３２を経て、
同期バス１中のデータバス１８に回送されうる。これら
の回送径路の制御は、バス変換制御部４からの信号３３
〜３６によって行なわれる。
バス変換制御部４の詳細は、第３図ないし第５図に示さ
れている。第３図（ａ）は、アクセスされるユニットが
接続されているバスを示すアクセス先信号を発生する部
分を示す。バス割当レジスタ３７の各ピット位置は、ア
クセスの対象となりうる各ユニットに対応しており、各
ビットは、対応するユニットが同期バス１．に接続され
ていれば、“１″にセットされ、非同期パス２に接続さ
れていれば、”０″にセットされている。このレジスタ
３７の内容け、システム構成と一致するようＫ、マイク
ロプロセッサ３により変更される。他方、同期バス１中
のアドレスバス１７における２１５゜２１４．２１３ビ
ツトは、第３図（ｂ）に示すように、アークセスの対象
として指定されたユニットを指示する。これらのビット
の信号４０〜４２Ｆｉ、セレクタ３８に選択制御信号Ｓ
Ｏ〜Ｓ２として与えられ、これらに応答して、セレクタ
３８Ｖ′ｉ、バス割当レジスタ３７の該当するピット位
置からの出力を選択し、アクセス先信号３９として送出
する。したがって、アクセス先信号３９は、アクセス先
ユニットが同期バス１に接続されていれば”１″であり
、非同期バス２に接続されていれげ０°である。
れている。第３図（ａ）は、アクセスされるユニットが
接続されているバスを示すアクセス先信号を発生する部
分を示す。バス割当レジスタ３７の各ピット位置は、ア
クセスの対象となりうる各ユニットに対応しており、各
ビットは、対応するユニットが同期バス１．に接続され
ていれば、“１″にセットされ、非同期パス２に接続さ
れていれば、”０″にセットされている。このレジスタ
３７の内容け、システム構成と一致するようＫ、マイク
ロプロセッサ３により変更される。他方、同期バス１中
のアドレスバス１７における２１５゜２１４．２１３ビ
ツトは、第３図（ｂ）に示すように、アークセスの対象
として指定されたユニットを指示する。これらのビット
の信号４０〜４２Ｆｉ、セレクタ３８に選択制御信号Ｓ
Ｏ〜Ｓ２として与えられ、これらに応答して、セレクタ
３８Ｖ′ｉ、バス割当レジスタ３７の該当するピット位
置からの出力を選択し、アクセス先信号３９として送出
する。したがって、アクセス先信号３９は、アクセス先
ユニットが同期バス１に接続されていれば”１″であり
、非同期バス２に接続されていれげ０°である。
第４図は、アクセス要求を発したユニットが接続されて
いるバスを示すアクセス元信号を発生する部分を示す。
いるバスを示すアクセス元信号を発生する部分を示す。
ＤＭＡｌ１０バス割当レンスタ絽は、第３図のバス割当
レジスタ３７と同様に１その各ビット位置がアクセス要
求元となりうる各ＤＭＡｌ１０に対応し、各ビットは、
対応するＤＭＡｌ１０が同期バスＩＶＣ接続されていれ
ば”１″にセットされ、非同期パス２に接続されていれ
ば”０゛にセットされている。このレジスタの内容も、
マイクロプロセッサ３により変更することができる。ブ
ライオリティ回路４７け、複数のＤＭＡｌ１０からのア
クセス要求が競合したときには所定の優先順位に従って
その内の１つを選択し、その選択されたＤＭＡｌ１０を
示すコードを、選択制御信号ＳＯ，Ｓ１としてセレクタ
４９に与える。セレクタ４９Ｖｉ、この選択制御信号に
従って、］）ＭＡＩ１０バス割当レジスタ４８の該当す
るピット位置からの出力を選択し、アクセス元信号５０
として送出する。したがって、アクセス元信号５０Ｈ、
アクセス元ユニットが同期バス１に接続されていれば”
１”で、非同期パス２に接続されていれば“０”である
。なお、マイクロプロセッサ３け最も低い曖先順位を持
ち、したがって、どのＤＭＡｌ１０からのアクセス要求
も存在しないときにバスの占有が許され、このときアク
セス元信号５０け“１″となる。
レジスタ３７と同様に１その各ビット位置がアクセス要
求元となりうる各ＤＭＡｌ１０に対応し、各ビットは、
対応するＤＭＡｌ１０が同期バスＩＶＣ接続されていれ
ば”１″にセットされ、非同期パス２に接続されていれ
ば”０゛にセットされている。このレジスタの内容も、
マイクロプロセッサ３により変更することができる。ブ
ライオリティ回路４７け、複数のＤＭＡｌ１０からのア
クセス要求が競合したときには所定の優先順位に従って
その内の１つを選択し、その選択されたＤＭＡｌ１０を
示すコードを、選択制御信号ＳＯ，Ｓ１としてセレクタ
４９に与える。セレクタ４９Ｖｉ、この選択制御信号に
従って、］）ＭＡＩ１０バス割当レジスタ４８の該当す
るピット位置からの出力を選択し、アクセス元信号５０
として送出する。したがって、アクセス元信号５０Ｈ、
アクセス元ユニットが同期バス１に接続されていれば”
１”で、非同期パス２に接続されていれば“０”である
。なお、マイクロプロセッサ３け最も低い曖先順位を持
ち、したがって、どのＤＭＡｌ１０からのアクセス要求
も存在しないときにバスの占有が許され、このときアク
セス元信号５０け“１″となる。
アクセス先信号３９とアクセス元信号５０け、第５図の
バスタイミング制御部５１に供給される。
バスタイミング制御部５１に供給される。
パスタ−ｆミング制呻部５１１−ｔ、、これらの信号３
９゜５０及びＲ／Ｗ信号１９．２４に応答して、◆１〜
す４ドライバ制？ｉ￥ｌＩ線３３〜３６の然るべき組合
せを付勢すること釦より、バッファ５における回送径路
を制御する。
９゜５０及びＲ／Ｗ信号１９．２４に応答して、◆１〜
す４ドライバ制？ｉ￥ｌＩ線３３〜３６の然るべき組合
せを付勢すること釦より、バッファ５における回送径路
を制御する。
詳述すれば、アクセス元信号５０が“ｌ″の場合には、
バスの占有を許されたユニット（マイクロプロセッサ又
はＤＭＡｌ１０）が同期バス１に接続されている。そこ
で、当該ユニットから同期バス１のアドレスバス１７に
送出されたアドレスデータを、非同期パス２のアドレス
バス２２１Ｃ回送するため、アクセス元信号５０が極性
反転されてすｌドライバ制御線・３４に出力され、バッ
ファ５（第２図）におけるフリッグ７０ツブ群２７をト
リガーして、アドレスバス１７上のアドレスデータを取
込むとともに、Φ１ドライバ２９を作動させる。他方、
アクセス元信号５０が”０°の場合には、バスの占有を
許されたユニツ） （ＤＭＡｌ１０）が非同期パス２に
接続されている。そこで、非同期パス２のアドレスバス
２２に送出されたアドレスデータを同期バス１のアドレ
スバス１７に回送するため、アクセス元信号５０を◆２
ドライバ制御線３５に出力し工、ナ２ドライバ３０を作
動させる。
バスの占有を許されたユニット（マイクロプロセッサ又
はＤＭＡｌ１０）が同期バス１に接続されている。そこ
で、当該ユニットから同期バス１のアドレスバス１７に
送出されたアドレスデータを、非同期パス２のアドレス
バス２２１Ｃ回送するため、アクセス元信号５０が極性
反転されてすｌドライバ制御線・３４に出力され、バッ
ファ５（第２図）におけるフリッグ７０ツブ群２７をト
リガーして、アドレスバス１７上のアドレスデータを取
込むとともに、Φ１ドライバ２９を作動させる。他方、
アクセス元信号５０が”０°の場合には、バスの占有を
許されたユニツ） （ＤＭＡｌ１０）が非同期パス２に
接続されている。そこで、非同期パス２のアドレスバス
２２に送出されたアドレスデータを同期バス１のアドレ
スバス１７に回送するため、アクセス元信号５０を◆２
ドライバ制御線３５に出力し工、ナ２ドライバ３０を作
動させる。
◆３ドライバ制御線３３とす４ドライバ制御線３６への
出力は、アクセス元信号５０とアクセス光信号３９の組
合せ、並びに書込動作か読出動作かを示す几／Ｗ信号１
９．２４によって決定される。両信号５０．３９の値が
等しい（共に°ｌ″又は共忙“０″）場合には、アクセ
ス元ユニットとアクセス先ユニットが同じバスに接続さ
れているから、同期バス１のデータバス１８と非同期バ
ス２のデータバス２３０間の回送径路を形成する必要は
ない。したがって、両制御線３３．３６上の作動１１号
は発生されない。
出力は、アクセス元信号５０とアクセス光信号３９の組
合せ、並びに書込動作か読出動作かを示す几／Ｗ信号１
９．２４によって決定される。両信号５０．３９の値が
等しい（共に°ｌ″又は共忙“０″）場合には、アクセ
ス元ユニットとアクセス先ユニットが同じバスに接続さ
れているから、同期バス１のデータバス１８と非同期バ
ス２のデータバス２３０間の回送径路を形成する必要は
ない。したがって、両制御線３３．３６上の作動１１号
は発生されない。
アクセス元信号５０が”１″でアクセス先信号３９がＯ
″の場合には、同期バス１上のユニットが非同期バス２
上のユニットに読出し又は書込、 みを行なおうとし
ている。ここで、同期バス１中のＲ／Ｗ信号線１９が読
出しを指示していれば、φ４ドライバ制御線３６により
す４ドライバ３２が作動されて、非同期バス２中のデー
タバス２３上のデータを同期パス１中のデータバス１８
に回送する。また、書込みが指示されていれば、◆３ド
ライバ制ａｌ１３３により、フリソプフ０ツブ群２８を
トリガーしてデータバス１８上のデータをそこに取込む
とともに、ナ３ドライバ３１を作動させる。
″の場合には、同期バス１上のユニットが非同期バス２
上のユニットに読出し又は書込、 みを行なおうとし
ている。ここで、同期バス１中のＲ／Ｗ信号線１９が読
出しを指示していれば、φ４ドライバ制御線３６により
す４ドライバ３２が作動されて、非同期バス２中のデー
タバス２３上のデータを同期パス１中のデータバス１８
に回送する。また、書込みが指示されていれば、◆３ド
ライバ制ａｌ１３３により、フリソプフ０ツブ群２８を
トリガーしてデータバス１８上のデータをそこに取込む
とともに、ナ３ドライバ３１を作動させる。
アクセス元信号５０が”０″でアクセス先信号３９が１
″の場合には、非同期バス２上のユニットが同期バスｌ
上のユニットに読出し又は書込みを行なおうとしている
。この場合ＶｃＶｉ、前記の場合とは逆に１弁開期バス
２中のＲ／Ｗ信号線２４が読出しを指示していればす３
ドライバ制御線３３に作動信号が生じ、書込みを指示し
ていればす４ドライバ制御線３６に作動信号が生じる。
″の場合には、非同期バス２上のユニットが同期バスｌ
上のユニットに読出し又は書込みを行なおうとしている
。この場合ＶｃＶｉ、前記の場合とは逆に１弁開期バス
２中のＲ／Ｗ信号線２４が読出しを指示していればす３
ドライバ制御線３３に作動信号が生じ、書込みを指示し
ていればす４ドライバ制御線３６に作動信号が生じる。
バスタイミング制御部５１は、また、データストローブ
、応答信号及び几／Ｗ信号の中継も行ない、その際、そ
れぞれのバスに適合するようｋ、タイミング等の調整を
行なう。例えば、同期バス■のデータストローブ２０け
Ｃ’ＰＵクロック１０１に関してそのタイミング、持続
時間等が定められているので、同期バス１から非同期バ
ス２へのデータ又はアドレスの回送に際しては、充分な
七ツ ′ドアツブタイムとホールドタイムが確
保されるように、データストローブ２０に対してタイミ
ング、侍 ［時間等を遅延・ＦＡ整したパルスが、非同期バス２の
データストローブ２５に送出される。逆に、非同期バス
２から同期バス１への回送に際しては、非同期バス２の
データストローブ２５が変換されて、ＣＰＵクロック１
０１に同期した所定のタイミングで、同期バス１のデー
タストローブ２０として送出される。
、応答信号及び几／Ｗ信号の中継も行ない、その際、そ
れぞれのバスに適合するようｋ、タイミング等の調整を
行なう。例えば、同期バス■のデータストローブ２０け
Ｃ’ＰＵクロック１０１に関してそのタイミング、持続
時間等が定められているので、同期バス１から非同期バ
ス２へのデータ又はアドレスの回送に際しては、充分な
七ツ ′ドアツブタイムとホールドタイムが確
保されるように、データストローブ２０に対してタイミ
ング、侍 ［時間等を遅延・ＦＡ整したパルスが、非同期バス２の
データストローブ２５に送出される。逆に、非同期バス
２から同期バス１への回送に際しては、非同期バス２の
データストローブ２５が変換されて、ＣＰＵクロック１
０１に同期した所定のタイミングで、同期バス１のデー
タストローブ２０として送出される。
基本的な動作状態においては、マイクロブαセッサ３が
同期バス１と非同期バス２を使用することかモ。マイク
ロプロセッサ３が同期バス１のアドレスバス１７に送出
したアクセス先アドレスの２１５ 、２１４ 、２１３
ビツトが、例えば、“０００゜であれば、これは、同じ
同期パスＩＫ接続されたす１メモリを示す。前記３ビツ
トは、第３図のセレクタ３８において、パス割当レジス
タ３７０対応ビット位置（図の最上部）からの“１″を
、アクセス先信号３９として出方させる。他方、第４図
において、いずれのＤＭＡｌ１０からもアクセス要求が
ない場合、セレクタ４９は、その基底出力である１″を
アクセス元信号５０として発生する。このように、アク
セス先信号３９とアクセス元信号５０が共に”１″とな
るため、１１４５図のバスタイミング制御部５１け、ナ
１ドライバ制御線３４にのみ作動信号を出力する。十の
結果、同期バス１のアドレスバス１７上のアドレスデー
タは、７リツプフロツグ群２７と◆１ドライバ２９を経
由して、非同期バス２のアドレスバス２２に回送される
けれども、同期バス１のデータバス１８と非同期バス２
のデータバス２３の間の回送径路は形成されない。マイ
クロブαセッサ３とす１メモリ６は、同期バス１を介し
て、各種信号及びデータの授受を行ない、ナ１メモリ６
けＣＰＵクロック１０１に基づいて高速動作を行なう。
同期バス１と非同期バス２を使用することかモ。マイク
ロプロセッサ３が同期バス１のアドレスバス１７に送出
したアクセス先アドレスの２１５ 、２１４ 、２１３
ビツトが、例えば、“０００゜であれば、これは、同じ
同期パスＩＫ接続されたす１メモリを示す。前記３ビツ
トは、第３図のセレクタ３８において、パス割当レジス
タ３７０対応ビット位置（図の最上部）からの“１″を
、アクセス先信号３９として出方させる。他方、第４図
において、いずれのＤＭＡｌ１０からもアクセス要求が
ない場合、セレクタ４９は、その基底出力である１″を
アクセス元信号５０として発生する。このように、アク
セス先信号３９とアクセス元信号５０が共に”１″とな
るため、１１４５図のバスタイミング制御部５１け、ナ
１ドライバ制御線３４にのみ作動信号を出力する。十の
結果、同期バス１のアドレスバス１７上のアドレスデー
タは、７リツプフロツグ群２７と◆１ドライバ２９を経
由して、非同期バス２のアドレスバス２２に回送される
けれども、同期バス１のデータバス１８と非同期バス２
のデータバス２３の間の回送径路は形成されない。マイ
クロブαセッサ３とす１メモリ６は、同期バス１を介し
て、各種信号及びデータの授受を行ない、ナ１メモリ６
けＣＰＵクロック１０１に基づいて高速動作を行なう。
マイクロプロセッサ３からアドレスバス１７に送出され
たアドレスの２１５．２目、２１３ビツトが、例えば、
”０１１″であると、これは、アクセス先ユニットが非
同期バス２に接続された＋１０メモリ１２であることを
示す。これらのビットに応答して、第３図のセレクタ３
８は、・くス割当しンスフ タ３Ｘの対応位置（図の上から４番目）からの”０”出
力を、アクセス先信号３９として送出する。すなわち、
アクセス先信号３９け“０″で、アクセス元信号５０Ｆ
ｉ”ｌ″である。バスタイミング制御部５１ａ、アクセ
ス元信号５ｏが”１″であることに応答して、前記の場
合と同様Ｋ、ナ１ドライバ制御＄３４に作動信号を発生
し、アドレスバス１７上のアドレスデータをアドレスバ
ス２２に回送し、◆ｌＯメモリ１２がこれを入手できる
ようにする。
たアドレスの２１５．２目、２１３ビツトが、例えば、
”０１１″であると、これは、アクセス先ユニットが非
同期バス２に接続された＋１０メモリ１２であることを
示す。これらのビットに応答して、第３図のセレクタ３
８は、・くス割当しンスフ タ３Ｘの対応位置（図の上から４番目）からの”０”出
力を、アクセス先信号３９として送出する。すなわち、
アクセス先信号３９け“０″で、アクセス元信号５０Ｆ
ｉ”ｌ″である。バスタイミング制御部５１ａ、アクセ
ス元信号５ｏが”１″であることに応答して、前記の場
合と同様Ｋ、ナ１ドライバ制御＄３４に作動信号を発生
し、アドレスバス１７上のアドレスデータをアドレスバ
ス２２に回送し、◆ｌＯメモリ１２がこれを入手できる
ようにする。
ここで、マイクロプロセッサ３がＲ／Ｗ信号線１９に送
出した信号が、リード動作を指示しているとする。この
場合、バスタイミング制御部５１は、ナ４ドライバ制御
練３６を経てす４ドライバ３２を作動させ、非同期バス
２のデータバス２３上のデータを同期バス１のデータバ
ス１８に回送させて、ナ１０メモリ１２の出力をマイク
ロプロセッサ３が入手できるようにする。また、ライト
動作の場合には、ナ３ドライバ３３に作動信号が生じ、
マイクロプロセッサ３が送出したデータは、フリップフ
ロップ群２８からす３ドライバ３１を経て、φｌＯメモ
リ１２に到達することができる。
出した信号が、リード動作を指示しているとする。この
場合、バスタイミング制御部５１は、ナ４ドライバ制御
練３６を経てす４ドライバ３２を作動させ、非同期バス
２のデータバス２３上のデータを同期バス１のデータバ
ス１８に回送させて、ナ１０メモリ１２の出力をマイク
ロプロセッサ３が入手できるようにする。また、ライト
動作の場合には、ナ３ドライバ３３に作動信号が生じ、
マイクロプロセッサ３が送出したデータは、フリップフ
ロップ群２８からす３ドライバ３１を経て、φｌＯメモ
リ１２に到達することができる。
ＤＭＡｌ１０１０，１１，１５．１６からのアクセス要
求があった場合には、第４図のプライオリティ回路４７
が、所定の優先順位に従って、それらの内の１つを選択
する。例えば、同期バス１に接続されたφｌＤＭＡｌ１
０８からの要求が受入れられたとすると、セレクタ４９
は、ＤＭＡｌ１０バス割当レジスタ４８の対応位置（図
の一番上）からの゛１″出力を選択して、アクセス元信
号５０として送出する。以下の動作は、マイクロプロセ
ッサ３によるアクセス動作の場合と同様である。
求があった場合には、第４図のプライオリティ回路４７
が、所定の優先順位に従って、それらの内の１つを選択
する。例えば、同期バス１に接続されたφｌＤＭＡｌ１
０８からの要求が受入れられたとすると、セレクタ４９
は、ＤＭＡｌ１０バス割当レジスタ４８の対応位置（図
の一番上）からの゛１″出力を選択して、アクセス元信
号５０として送出する。以下の動作は、マイクロプロセ
ッサ３によるアクセス動作の場合と同様である。
他の例として、非同期バス２に接続された◆１０〜シ
ＤＭＡｌ１０１５らの要求が受入れられたとすると、Ｄ
ＭＡｌ１０バス割当レジスタ４８の対応位置（上から３
番目）からの”０″出力がセレクタ４９により選択され
て、アクセス元信号５０として送出される。これに応答
して、バスタイミング制御部５１は、◆２ドライバ制御
線３５を経てΦ２ドライバ３０を作動させ、φ１０ Ｄ
ＭＡ ｌ１０１５が非同期パス２のアドレスバス２２に
送出り。
ＭＡｌ１０バス割当レジスタ４８の対応位置（上から３
番目）からの”０″出力がセレクタ４９により選択され
て、アクセス元信号５０として送出される。これに応答
して、バスタイミング制御部５１は、◆２ドライバ制御
線３５を経てΦ２ドライバ３０を作動させ、φ１０ Ｄ
ＭＡ ｌ１０１５が非同期パス２のアドレスバス２２に
送出り。
たアドレスデータを、ナ２ドライバ３０を経由して、同
期バス１のアドレスバス１７に回送する。
期バス１のアドレスバス１７に回送する。
このようにしてアドレスバス１７に回送されたアドレス
データの２１５．２０．２１３ ビットは、第４図のセ
レクタ３８の選択制御人力８０−８２に供給され、前記
の各場合と同様にして、アクセス先信号３９を発生させ
る。
データの２１５．２０．２１３ ビットは、第４図のセ
レクタ３８の選択制御人力８０−８２に供給され、前記
の各場合と同様にして、アクセス先信号３９を発生させ
る。
もしもアクセス先信号３９が０″ならば、アクセス先ユ
ニットも非同期バス２に接続されているから、ナ３ドラ
イバ制御ｆａ３３及びす４ドライバ制御線３５のいずれ
罠も、作動信号は発生しない。しかし、アクセス先信号
３９が１″であると、アクセス先ユニットは同期バスｌ
に接続されている。この場合には、非同期バス２のＲ／
Ｗ信号ｌｖｉ！２４に＋ ｌ ＯＤＭＡ Ｉｌｏ １５
カ送出しり信号がリード動作を示していれば、φ３ドラ
イバ制−線３３に作動信号が生じ、アクセス先から同期
バス１のデータバス１８に出力されたデータは、フリッ
プフロップ群２８とす３ドライバ３１を経由して、非同
期パス２のデータバス２３に回送され、÷ＩＯＤＭＡＩ
１０１５がこれを入手できるようにする。また、ライト
動作が指示されていれば、ナルドライバ制御線３６によ
り＋４ドライバ３２が作動され、＋１０ＤＭＡＩ１０１
５から非同期パス２のデータバス２３に送出されたデー
タは、同期バス１のデータバス１８に回送されて、アク
セス先ユニットに到達することができる。
ニットも非同期バス２に接続されているから、ナ３ドラ
イバ制御ｆａ３３及びす４ドライバ制御線３５のいずれ
罠も、作動信号は発生しない。しかし、アクセス先信号
３９が１″であると、アクセス先ユニットは同期バスｌ
に接続されている。この場合には、非同期バス２のＲ／
Ｗ信号ｌｖｉ！２４に＋ ｌ ＯＤＭＡ Ｉｌｏ １５
カ送出しり信号がリード動作を示していれば、φ３ドラ
イバ制−線３３に作動信号が生じ、アクセス先から同期
バス１のデータバス１８に出力されたデータは、フリッ
プフロップ群２８とす３ドライバ３１を経由して、非同
期パス２のデータバス２３に回送され、÷ＩＯＤＭＡＩ
１０１５がこれを入手できるようにする。また、ライト
動作が指示されていれば、ナルドライバ制御線３６によ
り＋４ドライバ３２が作動され、＋１０ＤＭＡＩ１０１
５から非同期パス２のデータバス２３に送出されたデー
タは、同期バス１のデータバス１８に回送されて、アク
セス先ユニットに到達することができる。
以上に示した実施例では、アクセス要求元の凝先順位に
基づく選択を、バス変換制御部４が行なっているので、
これを利用して、バスコントａ−ラとバス変換制御部４
を一体に構成してもよい。
基づく選択を、バス変換制御部４が行なっているので、
これを利用して、バスコントａ−ラとバス変換制御部４
を一体に構成してもよい。
しかし、バスコントローラを別に設けて、それによりバ
スの占有が許されたアクセス元コードを、第４図におけ
るセレクタ４９の選択信号５Ｏ９Ｓ１として直接受取る
ようにすることもできる。
スの占有が許されたアクセス元コードを、第４図におけ
るセレクタ４９の選択信号５Ｏ９Ｓ１として直接受取る
ようにすることもできる。
本発明によれば、同期バスに接続されたユニットは同期
バス上の信号に関して動作すればよく、また、非同期バ
スに接続されたユニットは非同期パス上の信号に関して
のみ動作すればよく、しかも、任意の一方のパスに接続
されたユニットは曲刃のパスに接続されたユニットにア
クセスすることができる。したがって、ノステムの設計
や変更が容易になる。
バス上の信号に関して動作すればよく、また、非同期バ
スに接続されたユニットは非同期パス上の信号に関して
のみ動作すればよく、しかも、任意の一方のパスに接続
されたユニットは曲刃のパスに接続されたユニットにア
クセスすることができる。したがって、ノステムの設計
や変更が容易になる。
第１１ｆｆｉは本発明の一実施例の概略を示すブロック
ダイヤグラム、第２図Ｆｉ第１図におけるバッファの細
部を示すブロックダイヤグラム、第３図（ａ）は第１図
におけるパス変換制御部の一部をなすアクセス先信号発
生回路のブロックダイヤグラム、第３図（ｂ）はアドレ
スとアクセス先の対応関係図、第４図は第１図における
バス変換制御部の池の一部をなすアクセス元信号発生回
路のブロックダイヤグラム、第５図は第１図におけるバ
ス変換制御部の更に他の一部をなすパスタイミング制御
部のブロックダイヤグラムである。 ｌ・・・同期パス、２・・・非同期パス、３・・・マイ
クロプロセッサ、４・・バス変換制御部、５・・バッフ
ァ、６．７．１２・・・メモリ、８，９．１３．１４・
・・Ｔ１０．１０，１１，１５．１６・・・ＤＭＡｌ１
０．２７．２８・・・フリップフロップｓ、２９〜３２
−・・ドライバ、３７・・・バスＩ１Ｍレンスタ、４８
・・・ＤＭＡｌ１０パス割当レジスタ、３９．４９・・
・セレクタ、５１・・・パスタイミング制御部。
ダイヤグラム、第２図Ｆｉ第１図におけるバッファの細
部を示すブロックダイヤグラム、第３図（ａ）は第１図
におけるパス変換制御部の一部をなすアクセス先信号発
生回路のブロックダイヤグラム、第３図（ｂ）はアドレ
スとアクセス先の対応関係図、第４図は第１図における
バス変換制御部の池の一部をなすアクセス元信号発生回
路のブロックダイヤグラム、第５図は第１図におけるバ
ス変換制御部の更に他の一部をなすパスタイミング制御
部のブロックダイヤグラムである。 ｌ・・・同期パス、２・・・非同期パス、３・・・マイ
クロプロセッサ、４・・バス変換制御部、５・・バッフ
ァ、６．７．１２・・・メモリ、８，９．１３．１４・
・・Ｔ１０．１０，１１，１５．１６・・・ＤＭＡｌ１
０．２７．２８・・・フリップフロップｓ、２９〜３２
−・・ドライバ、３７・・・バスＩ１Ｍレンスタ、４８
・・・ＤＭＡｌ１０パス割当レジスタ、３９．４９・・
・セレクタ、５１・・・パスタイミング制御部。
Claims (1)
- １、速度を異にする少くとも２組のバスと、これらのバ
スのいずれか一方又は他方にのみそれぞれ接続された複
数のユニットと、信号を一時的に保持するための回路を
含み制御信号に応答して前記両バスの間の指定された回
送径路を提供するバッファ手段と、このバッファ手段に
前記制御信号を供給するバス変換制御手段とを有し、こ
のバス変換制御手段は、前記各ユニットがどちらのバス
に接続されているかを示す情報の保持回路と、この情報
とアクセス先ユニットを示す信号とアクセス元ユニット
を示す信号とアクセス動作がリード又はライトのどちら
であるかを示す信号とに基づいて前記バッファ手段への
制御信号を発生する回路とを備えたデータ処理システム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23024884A JPS61110250A (ja) | 1984-11-02 | 1984-11-02 | 複数のバスを有するデ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23024884A JPS61110250A (ja) | 1984-11-02 | 1984-11-02 | 複数のバスを有するデ−タ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61110250A true JPS61110250A (ja) | 1986-05-28 |
Family
ID=16904838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23024884A Pending JPS61110250A (ja) | 1984-11-02 | 1984-11-02 | 複数のバスを有するデ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61110250A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275048A (ja) * | 1988-09-12 | 1990-03-14 | Matsushita Electric Ind Co Ltd | チャンネル接続ｓｃｓｉインタフェース装置 |
| JPH02297116A (ja) * | 1989-02-24 | 1990-12-07 | Data General Corp | 非同期バス間のデータ転送方法 |
| JPH04139565A (ja) * | 1990-10-01 | 1992-05-13 | Sega Enterp Ltd | マルチｃｐｕ装置 |
| JP2013501406A (ja) * | 2009-07-29 | 2013-01-10 | クゥアルコム・インコーポレイテッド | マルチ無線機共存マネージャに対する非同期インターフェース |
| US8903314B2 (en) | 2009-10-29 | 2014-12-02 | Qualcomm Incorporated | Bluetooth introduction sequence that replaces frequencies unusable due to other wireless technology co-resident on a bluetooth-capable device |
| US9130656B2 (en) | 2010-10-13 | 2015-09-08 | Qualcomm Incorporated | Multi-radio coexistence |
| US9148889B2 (en) | 2009-06-01 | 2015-09-29 | Qualcomm Incorporated | Control of multiple radios using a database of interference-related information |
| US9185718B2 (en) | 2009-06-29 | 2015-11-10 | Qualcomm Incorporated | Centralized coexistence manager for controlling operation of multiple radios |
| US9185719B2 (en) | 2009-08-18 | 2015-11-10 | Qualcomm Incorporated | Method and apparatus for mapping applications to radios in a wireless communication device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116124A (en) * | 1979-03-01 | 1980-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Information processor |
| JPS5759221A (en) * | 1980-09-26 | 1982-04-09 | Toshiba Corp | Dma transfer controlling system |
| JPS5794824A (en) * | 1980-12-03 | 1982-06-12 | Fujitsu Ltd | Data processing system having bus converter |
-
1984
- 1984-11-02 JP JP23024884A patent/JPS61110250A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116124A (en) * | 1979-03-01 | 1980-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Information processor |
| JPS5759221A (en) * | 1980-09-26 | 1982-04-09 | Toshiba Corp | Dma transfer controlling system |
| JPS5794824A (en) * | 1980-12-03 | 1982-06-12 | Fujitsu Ltd | Data processing system having bus converter |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275048A (ja) * | 1988-09-12 | 1990-03-14 | Matsushita Electric Ind Co Ltd | チャンネル接続ｓｃｓｉインタフェース装置 |
| JPH02297116A (ja) * | 1989-02-24 | 1990-12-07 | Data General Corp | 非同期バス間のデータ転送方法 |
| JPH04139565A (ja) * | 1990-10-01 | 1992-05-13 | Sega Enterp Ltd | マルチｃｐｕ装置 |
| US9148889B2 (en) | 2009-06-01 | 2015-09-29 | Qualcomm Incorporated | Control of multiple radios using a database of interference-related information |
| US9155103B2 (en) | 2009-06-01 | 2015-10-06 | Qualcomm Incorporated | Coexistence manager for controlling operation of multiple radios |
| US9185718B2 (en) | 2009-06-29 | 2015-11-10 | Qualcomm Incorporated | Centralized coexistence manager for controlling operation of multiple radios |
| JP2013501406A (ja) * | 2009-07-29 | 2013-01-10 | クゥアルコム・インコーポレイテッド | マルチ無線機共存マネージャに対する非同期インターフェース |
| JP2015046875A (ja) * | 2009-07-29 | 2015-03-12 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | マルチ無線機共存マネージャに対する非同期インターフェース |
| US9135197B2 (en) | 2009-07-29 | 2015-09-15 | Qualcomm Incorporated | Asynchronous interface for multi-radio coexistence manager |
| US9185719B2 (en) | 2009-08-18 | 2015-11-10 | Qualcomm Incorporated | Method and apparatus for mapping applications to radios in a wireless communication device |
| US8903314B2 (en) | 2009-10-29 | 2014-12-02 | Qualcomm Incorporated | Bluetooth introduction sequence that replaces frequencies unusable due to other wireless technology co-resident on a bluetooth-capable device |
| US9130656B2 (en) | 2010-10-13 | 2015-09-08 | Qualcomm Incorporated | Multi-radio coexistence |
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