KR20070069157A - 분리된 메모리 액세스 시스템 및 방법 - Google Patents

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Abstract

독립적이며 분리된 제1 및 제2 시간 기준을 생성하도록 구성된 메모리 액세스 제어 회로를 포함하는 분리된 메모리 액세스 시스템이 제공된다. 메모리 액세스 제어 회로는 판독 인에이블 신호를 생성하기 위하여 판독 신호 및 제1 시간 기준에 응답하는 판독 개시 회로 및 메모리 어레이에 대한 독립적이며 분리된 기록 액세스를 제공하기 위하여 판독 인에이블 신호에 독립적인 기록 인에이블 신호를 생성하기 위하여 기록 신호 및 제2 시간 기준에 응답하는 기록 개시 회로를 포함한다.

Description

분리된 메모리 액세스 시스템 및 방법{DE-COUPLED MEMORY ACCESS SYSTEM AND METHOD}
본 발명은 일반적으로 메모리 액세스 시스템에 관한 것으로서, 보다 상세하게는 분리된 메모리 액세스 시스템 및 방법에 관한 것이다.
예를 들어, ARM 등의 프로세서 코어(processor core)의 내장 메모리 시스템과 같은 메모리 액세스 시스템은 프로세서가 메모리로부터 데이터를 판독(read)하고 메모리에 데이터를 기록(write)하는 것을 허용한다. 코어 프로세서의 판독 액세스 시간은 메모리로부터 데이터를 판독하는 시간, 목적 레지스터(destimation register)에 상기 판독 데이터를 래칭하기 위한 짧은 셋업 시간(short setup time) 및 상기 판독 데이터를 메모리 외부에서 목적 레지스터로 전달하는 것과 관련된 전파 지연 시간(propagation delay time)을 포함한다. 기록 액세스 시간은 코어 프로세서가 메모리에 데이터를 기록하기 위한 시간 및 상기 기록 데이터를 상기 프로세서로부터 상기 메모리로 전달하기 위한 전파 시간을 포함한다. 일반적으로, 상기 시스템을 위한 동작의 최대 주파수를 설정하는 판독 액세스를 초래하는 메모리에 데이터를 기록하는 것보다 주어진 메모리로부터 데이터를 판독하는 것이 더욱 많은 시간을 필요로 한다.
종래의 메모리 액세스 시스템들은 일반적으로 사이클당 한 동작으로 제한되고(예를 들어, 판독 또는 기록 등과 같이), 동작들은 시스템 클럭의 단일 사이클내에 완료되도록 요구된다. 이러한 시스템들은 상대적으로 동일한 시작 시간(결합된), 예를 들어, 시스템 클럭의 라이징 에지(rising edge)에서 상기 판독 및 상기 기록 동작의 시작에 의존한다. 이러한 설계에 있어, 판독 액세스 시간은 최소 클럭 사이클 주기를 한정한다. 이것은 판독 액세스 시간이 사용되고 있는 메모리의 액세스 시간 및 크기 또는 시스템 클럭의 속도를 억제하는 단일 시스템 클럭 사이클로 한정되는 것을 초래한다. 이것은 종종 상기 메모리가 더 작고 빠른 메모리 블럭들(예를 들어, 덜 조밀한 메모리)로 분할되는 것을 요구한다.
종래의 메모리 액세스 시스템들 및 방법들은 몇 가지 방식으로 더 긴 판독 액세스 시간과 관련된 문제점들을 해결하는 것을 시도했다. 그 중 하나는 단순히 판독 액세스를 위한 두 개의 클럭 사이클들이 완료되도록 하는 것이다. 이것은 시스템 블럭이 빠르게 구동되도록 하지만, 심각한 프로세서 작업 처리량의 감소를 초래할 수 있다.
다른 종래의 메모리 액세스 시스템들은 판독 동작을 위하여 기록 사이클로부터 시간을 빌린다(borrow). 가장 위험한 상황은 연속적인 판독 및 기록 동작이다. 이러한 설계에 있어, 지연 기록 동작은 종종 "지연된 기록" 설계로 참조되는 판독 동작이 완료될 때까지 지연된다. 상기 시스템은 단일 시스템 클럭을 사용하고, 상기 연속적인 동작은 두 개의 싸이클 내에 완료되어야 하기 때문에, 상기 기록 지연들이 단일 시스템 클럭으로부터 유추되어야 한다. 종래의 시스템들의 또 다른 단 점은 판독 액세스가 실제로 다음 사이클로 연장하기 때문에, 판독 데이터의 특별한 처리가 메모리로부터의 다운스트림(downstream)을 요구한다는 점이다. 이는 액세스를 시작하는 클럭의 반대편 에지상에 데이터를 래칭하는 것(잠재적으로 작업 처리량에 강한 영향을 주는) 또는 메모리 및 프로세서 설계에 복잡성과 레이턴시(latency)를 부가하는 데이터 전달의 파이프라이닝(pipelining)을 초래한다.
일반적으로, 종래의 메모리 액세스 시스템들에 있어 공통적인 것은 단일 시스템 클럭, 데이터가 판독되거나 기록되는지에 대한 정보를 포함하는 제어 신호 및 개별적인 판독 또는 기록 동작 동안에 판독되고 기록될 정확한 어드레스들을 명시하는 유효 어드레스 값들이다. 메모리 판독 및 기록 동작은 일반적으로 제어 및 어드레스 정보의 전달과 관련된 동일한 시스템 클럭 에지, 또는 그로부터 유추된 타이밍(timing)으로 시작된다. 이는 필요한 모든 정보들이 적시에 이용될 수 없기 때문에, 시스템 클럭 이전에 판독 동작의 시작을 방해한다. 그러나, 몇몇 프로세서들(예를 들어, ARM)은 시작 시스템 클럭 에지에 도달하기 이전에 이용가능한 정보를 갖는다.
따라서, 본원 발명의 목적은 개선된, 분리 메모리 액세스 시스템 및 방법을 제공하는 것이다.
본원 발명의 다른 목적은 더욱 조밀한 메모리를 사용할 수 있는 메모리 액세스 시스템 및 방법을 제공하는 것이다.
본원 발명의 다른 목적은 더욱 느린 메모리를 사용할 수 있는 메모리 액세스 시스템을 제공하는 것이다.
본원 발명의 다른 목적은 메모리를 더욱 작은 블럭들로 분할할 필요성을 제거하는 메모리 액세스 시스템 및 방법을 제공하는 것이다.
본원 발명의 다른 목적은 실제로 무시할 수 있을 정도로 회로 면적을 증가시키는 메모리 액세스 시스템 및 방법을 제공하는 것이다.
본원 발명의 다른 목적은 판독 동작과 기록 동작의 시작 시간을 미세 조정하기 위하여 판독 및 기록 동작에 대해 독립적이며 분리된 시간 기준을 제공함으로써, 판독 액세스에 허용되는 시간을 증가시켜 성능을 최적화시킬 수 있는 메모리 액세스 시스템 및 방법을 제공하는 것이다.
본원 발명의 다른 목적은 판독 동작이 독립적인 시간 기준에 기초하여 기록 동작 전에 시작할 수 있는 메모리 액세스 시스템 및 방법을 제공하는 것이다.
본원 발명의 다른 목적은 판독 및 기록 동작을 동시에 시작할 필요가 없는 메모리 액세스 시스템 및 방법을 제공하는 것이다.
본원 발명의 다른 목적은 판독 액세스를 위해 허용된 시간을 증가시키는 메모리 액세스 시스템 및 방법을 제공하는 것이다.
본원 발명의 다른 목적은 분리된 시간 기준을 사용함으로써 판독 동작에 대하여 기록 동작을 지연시키는 메모리 액세스 시스템 및 방법을 제공하는 것이다.
본 발명은 독립적이며 분리된 제1 및 제2 시간 기준을 제공하는 단계, 판독 초기화 신호 및 상기 제1 시간 기준에 응답하여 메모리에 액세스되는 판독 인에이블(enable) 신호를 생성하는 단계 및 메모리 어레이에 대해 독립적이며 분리된 판독 및 기록 액세스를 제공하기 위하여 상기 판독 인에이블 신호와 독립적인 상기 제2 시간 기준에 응답하여 기록 인에이블 신호를 생성하는 단계에 의하여, 실제로 혁신적인, 분리된 메모리 액세스 시스템 및 방법의 달성을 실현시킨다.
본 발명은 독립적인 제1 및 제2 분리 시간 기준을 생성하도록 구성된 메모리 액세스 제어 회로를 포함하는 분리된 메모리 액세스 시스템을 특징으로 한다. 상기 메모리 액세스 제어 회로는 판독 인에이블 신호를 생성하기 위해 판독 신호 및 상기 제1 시간 기준에 응답하는 판독 개시 회로 및 메모리 어레이에 대해 독립적이며 분리된 기록 액세스를 제공하기 위하여 판독 인에이블 신호에 독립적인 기록 인에이블 신호를 생성하기 위한 기록 신호 및 상기 제2 시간 기준에 응답하는 기록 개시 회로를 포함한다.
일 실시예에서, 메모리 액세스 제어 회로는 제어 신호 및 유효 어드레스 값들에 응답할 수 있다. 상기 제어 신호는 판독 신호 및 기록 신호를 포함할 수 있다. 상기 유효 어드레스 값들은 메모리 어레이로부터 판독될 데이터의 기억장소와 메모리 어레이에 기록될 데이터의 기억장소를 명시할 수 있다. 상기 메모리 액세스 제어 회로는 제어 신호, 유효 어드레스 값들 및 제1 시간 기준에 응답하는 검출 회로를 포함할 수 있다. 상기 검출 회로는 제어 신호로부터 판독 신호 및 기록 신호를 검출하도록 구성될 수 있다. 상기 검출 회로는 상기 유효 어드레스 값들을 검출하고 획득하도록 구성된 어드레스 래칭 회로를 포함할 수 있다. 상기 검출 회로는 적어도 하나의 제어 신호를 검출하고 획득하도록 구성된 제어 래칭 회로를 포함할 수 있다. 상기 시스템은 판독 인에이블 신호, 기록 인에이블 신호 및 유효 어드레스 값들에 응답하는 코어 회로를 포함할 수 있다. 상기 코어 회로는 기록 인에이블 신호에 응답하여 메모리 어레이에 공급된 데이터를 독립적으로 기록하고, 판독 인에이블 신호에 응답하여 메모리 어레이로부터 저장된 데이터를 독립적으로 판독하도록 구성될 수 있다. 코어 회로는 메모리 어레이에 공급된 데이터를 독립적으로 기록하고 메모리 어레이로부터 저장된 데이터를 독립적으로 판독하기 위한 판독/기록 회로를 포함할 수 있다. 상기 판독/기록 회로는 상기 판독 데이터를 저장하도록 구성된 래칭 버퍼를 포함할 수 있다. 상기 판독/기록 회로는 목적 레지스터에 상기 래칭 버퍼에 저장된 데이터를 전송할 수 있다. 제1 시간 기준은 조기(early) 클럭 신호로부터 생성될 수 있다. 제2 시간 기준은 시스템 클럭 신호로부터 생성될 수 있다. 조기 클럭 신호의 변이(transition)는 판독 개시 회로가 판독 인에이블 신호를 생성하도록 할 수 있다. 상기 조기 클럭 신호의 제1 라이징 에지는 판독 개시 회로가 판독 인에이블 신호를 생성하도록 할 수 있다. 시스템 클럭 신호의 변이는 기록 개시 회로가 기록 인에이블 신호를 생성하도록 할 수 있다. 상기 시스템 클럭의 제1 라이징 에지는 기록 개시 회로가 기록 인에이블 신호를 생성하도록 할 수 있다. 제1 시간 기준 및 제2 시간 기준은 시스템 클럭 신호로부터 생성될 수 있다. 시스템 클럭 신호의 제1 변이는 판독 개시 회로가 판독 인에이블 신호를 생성하도록 할 수 있다. 시스템 클럭의 제1 폴링 에지(falling edge)는 판독 개시 회로가 판독 인에이블 신호를 생성하도록 할 수 있다. 시스템 클럭 신호의 제2 변이는 판독 개시 회로가 판독 인에이블 신호를 생성하도록 할 수 있다. 시스템 클럭의 제1 라이징 에지는 판독 개시 회로가 판독 인에이블 신호를 생성하도록 할 수 있다. 제1 시간 기준은 조기 클럭 신호로부터 생성될 수 있고, 제2 시간 기준은 상기 조기 클럭 신호에 응답하는 기록 지연 회로에 의해 생성될 수 있다. 기록 지연 회로는 미리 정해진 양의 시간만큼 기록 인에이블 회로를 생성하는 단계로부터 기록 개시 회로를 지연시키기 위하여 상기 미리 정해진 양의 시간만큼 조기 클럭 신호를 지연시키도록 구성될 수 있다. 제1 시간 기준은 시스템 클럭 신호에 응답하는 판독 지연 회로에 의해 생성될 수 있다. 판독 지연 회로는 미리 정해진 양의 시간만큼 판독 인에이블 회로를 생성하는 단계로부터 판독 개시 회로를 지연시키기 위하여 상기 미리 정해진 양의 시간만큼 시스템 클럭 신호를 지연시키도록 구성될 수 있다. 제2 시간 기준은 시스템 클럭에 연결된 기록 지연 회로에 의해 생성될 수 있다. 기록 지연 회로는 기록 인에이블 신호를 생성하는 단계로부터 기록 인에이블 회로를 지연시키기 위하여 미리 정해진 시간만큼 시스템 클럭 신호를 지연시키도록 구성될 수 있다. 기록 개시 회로는 기록 신호 및 제2 시간 기준이 수신되는 경우 기록 개시 회로에 의해 생성된 기록 인에이블 신호를 코어 회로로 전달하도록 구성된 게이팅(gating) 회로를 포함할 수 있다. 판독 개시 회로는 판독 신호 및 제1 시간 기준이 수신되는 경우 판독 개시 회로에 의해 생성된 판독 인에이블 신호를 코어 회로로 전달하도록 구성된 게이팅 회로를 포함할 수 있다.
본 발명은 또한 클럭 사이클보다 긴 연장된 메모리 액세스 시간을 한정하기 위하여 미리 정해진 클럭 사이클을 갖는 클럭 신호에 응답하는 메모리 액세스 제어 회로를 특징으로 한다. 상기 메모리 액세스 제어 회로는 메모리 액세스 시간내에, 그러나 메모리 액세스를 한정하는 클럭 사이클에 앞서, 메모리 판독 인에이블 신호를 시작하기 위하여 메모리 액세스 제어 회로에 응답하는 판독 개시 회로 및 판독 인에이블 신호 후에, 그리고 메모리 액세스 시간 내에, 메모리 기록 인에이블 신호를 시작하기 위하여 메모리 액세스 제어 회로에 응답하는 기록 개시 회로를 포함한다.
본 발명은 또한 제1 및 제2 시간 기준 신호를 제공하는 단계, 상기 제1 시간 기준 및 판독 신호에 응답하여 메모리 어레이에 액세스하기 위한 판독 인에이블 신호를 생성하는 단계 및 메모리 어레이에 대해 독립적이며 분리된 기록 액세스를 제공하기 위하여 기록 신호 및 상기 제2 시간 기준에 응답하여 판독 인에이블 신호에 독립적인 기록 인에이블 신호를 생성하는 단계를 포함하는 분리된 판독 및 기록 메모리 액세스 방법을 특징으로 한다.
다른 목적들, 특징들 및 장점들은 본 발명이 속하는 기술 분야의 당업자에게 아래의 첨부 도면들 및 바람직한 실시예들에 대한 다음의 설명으로부터 명백해질 것이다.
도 1은 종래의 메모리 액세스 시스템의 타이밍 도면이고;
도 2는 본 발명의 분리된 메모리 액세스 시스템의 일 실시예의 주요 컴포넌트들을 도시하는 개략적인 블럭도이고;
도 3은 도 2에 도시된 코어 회로의 보다 상세한 개략적인 블럭도이고;
도 4는 도 2에 도시된 메모리 액세스 제어 회로의 보다 상세한 개략적인 블 럭도이고;
도 5는 도 2에 도시된 분리된 메모리 액세스 시스템의 타이밍 도면이고;
도 6은 본 발명의 분리된 메모리 액세스 시스템의 다른 실시예의 개략적인 블럭도이고;
도 7은 도 6에 도시된 분리된 메모리 액세스 시스템의 타이밍 도면이고;
도 8은 본 발명의 분리된 메모리 액세스 시스템의 다른 실시예의 개략적인 블럭도이고;
도 9는 도 8에 도시된 분리된 메모리 액세스 시스템의 타이밍 도면이고;
도 10은 본 발명의 분리된 메모리 액세스 시스템의 또 다른 실시예의 개략적인 블럭도이고;
도 11은 도 10에 도시된 분리된 메모리 액세스 시스템의 타이밍 도면이며;
도 12는 본 발명의 분리된 판독 및 기록 액세스 방법의 주요 단계들을 도시하는 블럭도이다.
바람직한 실시예들 또는 아래에 개시되는 실시예들을 제외하고, 본 발명은 다른 실시예들이 가능하며, 다양한 방식으로 실시 또는 실행될 수 있다. 따라서, 본 발명이 다음의 설명 또는 도시된 도면들에 개시된 컴포넌트들의 구조 및 배열의 상세한 설명에 대한 애플리케이션으로 제한되지 않음을 알 수 있을 것이다.
상기 배경기술 부분에서 논의된 바와 같이, 종래 기술의 메모리 액세스 시스템은 단일 시스템 클럭의 동일한 변이를 사용함으로써 비교적 동시에 판독 동작 및 기록 동작을 시작하는 단계에 의존한다. 예를 들어, 도 1은 시스템 클럭 신호(12)의 제1 라이징(rising) 에지(10)가 34로 표시된 유효 어드레스 값들 및 제어 정보 후에 16으로 표시된 판독 신호 및 기록 신호의 개시가 이용가능해지는 일반적인 종래 기술의 메모리 액세스 시스템의 타이밍 도면을 도시한다. 화살표(20)로 표시되는 판독 액세스 시간은 16으로 표시된 판독 신호의 개시로부터 판독 어드레스에 의해 지정된 데이터 값들이 18로 표시된 메모리 외부로 완벽하게 전파될 때까지의 시간 양이다. 기록 동작은 라이징 에지(23)에 의해 지시된 바와 같이 또한 16으로 표시되는 기록 신호가 생성되고 기록 인에이블 신호(22)가 생성된 후에 시작하고, 기록 인에이블 신호(22)의 폴링 에지(24)에 의해 완료된다. 또한, 34로 표시되는 유효 어드레스 및 제어 정보가 이용가능함에도 불구하고, 이러한 정보는 1/2 사이클 이후, 예를 들어, 시스템 클럭 신호(12)의 라이징 에지(10) 이상까지 사용되지 않는다.
이러한 종래 기술의 메모리 액세스 시스템의 메모리 사이클은 화살표(32)로 표시되는 시스템 클럭 신호(12)의 단일 주기의 사이클 주기로 제한된다. 따라서, 판독 동작과 기록 동작은 시스템 클럭 신호(12)의 다음 라이징 에지(35) 전에 완료되어야한다. 단일 시스템 클럭 신호(12)의 단일 변이에 대한 판독 동작 및 기록 동작의 상대적인 시작 시간을 결합하는 것은 메모리 사이클의 최대 길이를 제한하고 기록 동작 이전에 판독 동작이 시작하는 것을 방지한다.
대조적으로, 도 2에 도시된 본 발명의 분리된 메모리 액세스 시스템(50)은 라인(58)상의 조기 클럭 신호(56) 및 라인(60)상의 시스템 클럭 신호(62)와 같은 독립적이며 분리된 제1 및 제2 시간 기준을 수신하도록 구성된 메모리 액세스 제어 회로(52)를 포함한다. 이러한 설계에 있어서, 판독 개시 회로(54)는 제1 시간 기준, 예를 들어, 조기 클럭 신호(56) 및 라인(74)상의 제어 신호로부터 유래하는 판독 신호에 응답하며, 라인(66)상의 판독 인에이블 신호(64)를 생성하도록 구성된다. 기록 개시 회로(58)는 라인(60)상의 시스템 클럭 신호(62) 및 라인(74)상의 제어 신호로부터 유래하는 기록 신호에 응답하며, 메모리 어레이(68)에 대한 독립적이며 분리된 기록 액세스를 제공하기 위하여 라인(70)상의 기록 인에이블 신호(69)를 생성하도록 구성된다.
예를 들어, 조기 클럭 신호(56) 및 시스템 클럭 신호(60)와 같은 기록 동작 및 판독 동작을 위하여 개별적인 독립적 시간 기준들을 사용함으로써, 기록 및 판독 동작은 서로에 대해 완전히 독립적이며, 서로로부터 분리되어, 판독 액세스를 위해 허용된 시간의 증가를 초래하는 기록 동작 이전에 판독 동작을 시작할 수 있는 능력을 제공한다. 판독 액세스에 허용되는 시간을 증가시키는 것은 보다 조밀한 메모리, 보다 느린 메모리를 사용할 수 있는 능력을 갖는, 또는 이와 동등하게, 상기 메모리를 보다 작은 블럭들로 분할하려는 요구를 제거하는 시스템(50)을 제공한다.
메모리 액세스 제어 회로(52)는 판독 개시 회로(54)가 조기 클럭 신호(56)에 응답하여 판독 인에이블 신호(64)를 생성할 수 있도록 하기 위하여 사용되는 판독 신호 및 기록 개시 회로(58)가 시스템 클럭 신호(62)에 응답하여 기록 인에이블 신호(69)를 생성하기 위하여 사용되는 기록 신호를 포함하는 라인(74)상의 제어 신호 를 수신한다. 메모리 액세스 제어 회로(52)는 또한 메모리 어레이(68)로부터 판독될 정확한 어드레스 및 메모리 어레이(68)에 기록될 정확한 어드레스를 명시하는 라인(76)상의 유효 어드레스 값들을 수신한다.
코어 회로(80)는 라인(66)상의 판독 인에이블 신호(64), 라인(70)상의 기록 인에이블 신호(69) 및 라인(78)상의 유효 어드레스 값들에 응답하며, 기록 인에이블 신호(69)에 응답하여 라인(82)상의 공급 데이터를 메모리 어레이(68)에 독립적으로 기록하고 판독 인에이블 신호(64)에 응답하여 메모리 어레이(68)로부터 저장된 데이터를 독립적으로 판독하도록 구성된다. 도 3에 보다 상세히 도시된 코어 회로(80)는 라인(88)상의 공급 데이터를 메모리 어레이(68)에 독립적으로 기록하고 라인(90)상의 메모리 어레이(68)로부터 저장된 데이터를 독립적으로 판독하도록 구성된 판독/기록 회로(86)를 포함한다. 일 설계에 있어서, 판독/기록 회로(86)는 라인(90)상의 메모리 어레이(68)로부터 판독 데이터를 획득하도록 구성된 래칭 버퍼(92)를 포함할 수 있다. 래칭/버퍼(92)는 데이터를 수용하고, 목적 레지스터(90)에 세팅된 값들 및 비행 시간 와이어 지연(time-of-flight wire delay)과 관련된, 98로 표시되는, 전파 지연 시간 후에 라인(96)상의 목적 레지스터(94)로 데이터를 전송한다. 코어 회로(80)는 또한 라인(76)상의 유효 어드레스 값들을 디코딩하고 메모리 어레이(68)의 적절한 기억장소로 인덱싱(index)하는 어드레스 디코더 회로(98)를 더 포함한다.
동일한 구성은 동일한 참조 번호를 갖는 도 4의 메모리 액세스 제어 회로(52)는, 라인(74)상의 제어 신호, 라인(76)상의 유효 어드레스 값들 및 라인(58)상 의 조기 클럭 신호(56)에 응답하는 검출 회로(100)를 포함한다. 검출 회로(100)는 아래에 기재되는 바와 같이, 라인(76)상의 유효 어드레스 값들을 검출하고 획득하며, 획득된 라인(78)상의 유효 어드레스 값들을 디코더(98)로 출력하도록 구성된 어드레스 래칭 회로(110)를 포함한다. 제어 래칭 회로(112)는 라인(74)상의 제어 신호들을 검출하고 획득하며 라인(120)상의 판독 신호를 판독 개시 회로(54)로, 라인(122)상의 기록 신호를 기록 개시 회로(58)로 전달한다. 기록 개시 회로(58)는 일반적으로 라인(122)상에 기록 신호가, 그리고 라인(60)상에 시스템 클럭 신호(62)가 나타날 때 라인(70)상의 기록 인에이블 신호(69)(기록 개시 회로(58)에 의해서 생성된)를 코어 회로(80)로 전달하도록 구성된 게이팅 로직(130)(예를 들어, AND 게이트)을 포함한다. 유사하게, 판독 개시 회로(54)는 라인(120)상에 판독 신호가, 라인(58)상에 조기 클럭 신호(56)가 나타날 때 라인(66)상의 판독 인에이블 신호(64)(판독 개시 회로(54)에 의해 생성된)를 코어 회로(80)로 전달하도록 구성된 게이팅 로직(132)(예를 들어, AND 게이트)를 포함한다.
도 5는 도 2의 분리된 메모리 액세스 시스템(50)의 동작에 대한 타이밍 도면의 예를 도시한다. 본 실시예에서, 제1 라이징 에지(200)와 같은 도 5의 조기 클럭 신호(56)의 변이는 판독 개시 신호(54)가 라이징 에지(204)로 표시되는 판독 인에이블 신호(64)를 생성하도록 한다. 제1 라이징 에지(212)와 같은 시스템 클럭 신호(62)의 변이는 기록 개시 회로(58)가 라이징 에지(216)로 표시되는 기록 인에이블 신호(69)를 생성하도록 한다. 시스템 클럭 신호(62)의 제1 라이징 에지(212)는 214로 표시되는 공급 데이터(213) 뒤에 시작하도록 타이밍(timed)된다. 조기 클럭 신호(56)의 제1 라이징 에지(200)는 또한 218로 표시되는 바와 같이 유효 어드레스 및 제어 정보가 이용가능해지는 대로 시작될 수 있도록 타이밍된다.
개별적인 독립적 제1 및 제2 시간 기준들, 예를 들어, 조기 클럭 신호(56) 및 시스템 클럭 신호(62)는 판독 인에이블 신호(64) 및 기록 인에이블 신호(69)(판독 및 기록 신호와 관련하여)를 개시하기 위해 사용되기 때문에, 판독 동작은 판독 동작 및 기록 동작이 독립적으로 시작되도록 하는 기록 동작과 독립적이고 그로부터 분리된다. 이는 화살표(220)로 도시된 바와 같이 판독 액세스 시간에 있어 증가를 초래한다. 판독 동작은 조기 클럭(56)의 라이징 에지(200)에서 시작하고 판독 데이터가 230으로 표시되는 메모리 외부로 완전히 전파될 때 완료된다. 화살표(220)에 의해 도시된 바와 같이, 증가된 판독 액세스 시간은 215로 표시되는 시스템 클럭 주기 너머, 조기 클럭 신호(56)의 제1 라이징 에지(200)로 연장하여, 시스템 클럭 주기보다 긴 연장된 메모리 액세스 시간을 제공한다. 이러한 연장된 판독 액세스 시간은 더욱 조밀한 메모리, 더욱 느린 메모리를 사용할 수 있는 능력을 제공하고, 상기 메모리를 더욱 작은 블럭들로 분할하려는 요구를 제거한다. 또한, 라이징 에지(204)에 의해 표시되는 판독 인에이블 신호(64)의 개시는, 상기 개시된 종래 기술의 메모리 액세스 시스템에서 알 수 있는 바와 같이 1/2 사이클 이상이 지날 때까지 기다리는 대신에, 218로 표시되는 어드레스 및 제어 정보가 이용가능해진 후에 곧 시작한다. 조기 판독 개시는 전파 지연이 숨겨지도록 하기 때문에, 더욱 긴 액세스 시간이 시스템(50)에 제공된다.
상기 설계에 있어서, 조기 클럭 신호(56)는 판독 개시(54) 회로가 판독 인에 이블 신호(64)를 생성하도록 하는 독립적인 제1 시간 기준을 생성하기 위하여 사용되고, 시스템 클럭 신호(62)는 기록 개시 회로(58)가 기록 개시 신호(69)를 생성하도록 독립적인 제2 시간 기준을 생성하기 위하여 사용되지만, 이것은 본 발명의 필수적인 제한사항이 아니며, 조기 클럭 신호(56), 시스템 클럭 신호(62) 또는 그들의 임의의 조합의 임의의 변이가 독립적인 제1 및 제2 시간 기준을 생성하기 위하여 사용될 수 있다.
예를 들어, 동일한 구성에 동일한 참조 번호가 부여되는 도 6의 분리된 메모리 액세스 시스템(50')은 메모리 어레이(68)에 대한 독립적이며 분리된 판독 및 기록 액세스를 제공하기 위한 독립적이며 분리된 제1 및 제2 시간 기준들을 생성하기 위하여 시스템 클럭 신호(62)의 상이한 변이들을 사용한다. 본 실시예에서, 라인(58)상의 시스템 클럭 신호(62)의 한 변이는 판독 개시 회로(54)가 판독 인에이블 신호(64)를 생성하도록 하기 위하여 사용되고, 라인(60)상의 시스템 클럭 신호(62)의 또 다른 변이는 기록 개시 회로(58)가 기록 인에이블 신호(69)를 생성하도록 하기 위하여 사용된다.
도 7은 도 6의 분리된 메모리 액세스 시스템(50')의 동작을 위한 타이밍 도면을 도시한다. 본 실시예에서, 제1 폴링 에지(250)와 같은 도 7의 시스템 클럭 신호(62)의 변이가 사용되어 판독 개시 회로(54)가 라이징 에지(204)에 의해 표시되는 판독 인에이블 신호(64)를 생성할 수 있다. 제1 라이징 에지(252)와 같은 시스템 클럭 신호(62)의 상이한 변이가 기록 개시 회로(58)가 216으로 표시되는 기록 인에이블 신호(69)를 생성하도록 하기 위하여 사용된다. 이상적으로, 시스템 클럭 신호(62)의 제1 폴링 에지(250)는 218로 표시되는 유효 어드레스 값들 및 제어 정보가 판독 및 기록 동작의 개시 이전에 이용가능하도록 지연된다. 시스템 클럭 신호(62)의 제1 라이징 에지(252)는 또한 공급 데이터(213)가 214로 표시되는 바와 같이 유효해진(valid) 후, 기록 개시 회로(58)가 216으로 표시되는 기록 인에이블 신호(69)를 생성하기 전에 시작되도록 타이밍된다.
동일한 구성에 동일한 참조번호를 부여하는 도 8의 분리된 메모리 액세스 시스템(50")은 라인(74)상의 제어 정보가 판독 신호를 포함할 때 판독 개시 회로(54)가 라인(66)상에 판독 인에이블 신호(64)를 생성하도록 하기 위하여 라인(58)상에 조기 클럭 신호(56)의 변이를 사용한다. 시스템(50")은 미리 정해진 양의 시간, 예를 들어, 2 ns만큼 라인(60)상의 조기 클럭 신호(56)를 지연시키고, 상기 미리 정해진 양의 시간만큼 라인(70)상에 기록 인에이블 신호(69)를 생성하는 단계로부터 기록 개시 회로(58)를 지연시키기 위하여 라인(60)상에 지연된 조기 클럭 신호(57)를 제공하도록 구성되는 라인(302)상의 조기 클럭 신호(56)에 응답하는 기록 지연 회로(300)를 더 포함한다. 본 설계에 있어서, 독립적이며 분리된 판독 동작은 상기 조기 클럭 신호(56)의 변이에 의존하는 반면, 독립적인 기록 동작은 아래에서 더 상세히 설명되는 바와 같이 조기 클럭 신호(57)의 지연된 변이에 의존한다.
도 8의 분리된 메모리 액세스 시스템(50")의 동작에 대한 타이밍 도면이 도 9에 도시되며, 동일한 구성에는 동일한 참조 번호가 주어진다. 본 실시예에서, 제1 라이징 에지(200)와 같은 조기 클럭 신호(56)의 변이는 라이징 에지(204)에 의해 표시되는 바와 같이 판독 개시 회로(54)가 판독 인에이블 신호(64)를 생성하도록 하기 위하여 사용된다. 제1 라이징 에지(306)와 같은 지연된 조기 클럭 신호(57)의 변이는 기록 개시 회로(58)가 216으로 표시되는 기록 인에이블 신호(69)를 생성하도록 한다. 본 실시예에서, 독립적이며 분리된 제1 및 제2 시간 기준은 조기 신호(56) 및 지연된 조기 클럭 신호로부터 생성된다.
동일한 구성에 대하여 동일한 참조 번호를 사용하는 도 10의 분리된 메모리 액세스 시스템(50''')은, 미리 정해진 양의 시간, 예를 들어, 0.5 ns만큼 시스템 클럭 신호(60)를 지연시키고, 상기 미리 정해진 양의 시간만큼 판독 개시 회로(54)에 의한 판독 인에이블 신호(64)의 생성을 지연시키기 위하여 라인(406)상의 지연된 시스템 클럭 신호(63)를 출력하도록 구성된 라인(60)상의 시스템 클럭 신호(62)에 응답하는 판독 지연 회로(400)를 포함한다. 기록 지연 회로(420)는 라인(406)상의 시스템 클럭 신호(62)에 응답하며, 미리 정해진 양의 시간, 예를 들어, 2.5 ns만큼 시스템 클럭 신호(62)를 지연시키고, 상기 미리 정해진 양의 시간만큼 판독 개시 회로(58)에 의해 라인(70)상의 판독 인에이블 신호(69)의 발생을 지연시키기 위하여 라인(424)상의 지연된 시스템 클럭 신호(65)를 출력하도록 구성된다. 본 실시예에서, 판독 및 기록 동작은 두 개의 개별적인 지연된 시스템 클럭 신호(62)의 변이를 사용함으로써 효과적으로 분리되고 서로로부터 독립된다.
도 10의 분리된 메모리 액세스 시스템(50''')의 동작의 타이밍 도면이 도 11에 도시되고, 동일한 구성은 동일한 참조 번호를 사용한다. 본 실시예에서, 제1 폴링 에지(430)와 같은, 409로 표시되는 도 11의 지연된 시스템 클럭 신호(63)의 변이는 판독 개시 회로(54)가 라이징 에지(204)로 표시되는 판독 인에이블 신호(64)를 생성하도록 하기 위하여 사용된다. 제1 폴링 에지(432)와 같은, 411로 표시되는 제2의 지연된 시스템 클럭 신호(65)의 변이는 기록 개시 회로(58)가 216으로 표시되는 기록 인에이블 신호(69)를 생성하도록 하기 위하여 사용된다.
도 5, 도 7, 도 9 및 도 11에 도시된 바와 같이, 판독 개시 회로(54)가 판독 인에이블 신호(64)를 생성하고 기록 개시 회로(58)가 기록 인에이블 신호(69)를 생성하도록 제1 및 제2 시간 기준을 생성하는데 시스템 클럭 신호(62), 조기 클럭 신호(56), 지연된 시스템 클럭 신호(62) 및 지연된 조기 클럭 신호(56)의 다양한 변이들이 사용되지만, 이것은 본 발명의 필수적인 제한 요소가 아니며, 시스템 클럭 신호(62), 조기 클럭 신호(56), 지연된 시스템 클럭 신호(62) 및 지연된 조기 클럭 신호(56)의 임의의 조합은 분리된 메모리 액세스 시스템(50)의 판독 액세스 시간을 효율적으로 증가시키도록 메모리 어레이(68)에 대한 독립적이며 분리된 판독 및 기록 액세스를 제공하기 위하여 제1 및 제2 시간 기준을 생성하도록 사용될 수 있으며, 이를 허용하도록 어드레스, 제어 및 데이터 셋업이 제공된다.
도 12의 본 발명의 분리된 판독 및 기록 액세스 방법(500)은 제1 및 제2 시간 기준을 제공하는 단계(502), 판독 신호 및 상기 제1 시간 기준에 응답하여 메모리 어레이에 액세스하기 위하여 판독 인에이블 신호를 생성하는 단계(504) 및 상기 메모리 어레이에 대한 독립적인 분리된 기록 액세스를 제공하기 위하여 기록 신호 및 상기 제2 시간 기준에 응답하여 상기 판독 인에이블 신호에 독립적인 기록 인에이블 신호를 생성하는 단계(506)를 포함한다.
본 발명의 특정한 특징들이 몇몇 도면들 및 그 외의 것들에 도시되었으나, 각각의 특징은 본 발명에 따른 다른 특징들 중 임의의 것 또는 모두와 결합될 수 있음이 명백할 것이다. 본 명세서에 사용되는 용어들(예를 들어, including, comprising, having 및 with)은 광범위하게 포괄적으로 해석되며, 임의의 물리적인 상호 접속으로 제한되지 않는다. 또한, 관련 애플리케이션에 개시된 임의의 실시예들은 단지 가능한 실시예들로서 받아들여지지 않는다.
본 발명이 속하는 분야의 당업자들은 다음의 청구항들 내에서 다른 실시예들 또한 가능함을 알 수 있을 것이다.

Claims (29)

  1. 분리된 메모리 액세스 시스템으로서,
    독립적이며 분리된 제1 및 제2 시간 기준들을 생성하도록 구성되는 메모리 액세스 제어 회로를 포함하고, 상기 메모리 액세스 제어 회로는
    판독 인에이블 신호를 생성하기 위한 판독 신호 및 상기 제1 시간에 응답하는 판독 개시 회로; 및
    메모리 어레이에 대해 독립적이며 분리된 기록 액세스를 제공하기 위하여, 상기 판독 인에이블 신호에 독립적인 기록 인에이블 신호를 생성하도록 기록 신호 및 상기 제2 시간 기준에 응답하는 기록 개시 회로
    를 포함하는, 분리된 메모리 액세스 시스템.
  2. 제1항에 있어서,
    상기 메모리 액세스 제어 회로는, 제어 신호 및 유효 어드레스 값들에 응답하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  3. 제2항에 있어서,
    상기 제어 신호는, 상기 판독 신호 및 상기 기록 신호를 포함하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  4. 제2항에 있어서,
    상기 유효 어드레스 값들은, 상기 메모리 어레이로부터 판독될 데이터의 기억장소 및 상기 메모리 어레이에 기록될 데이터의 기억장소를 명시하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  5. 제4항에 있어서,
    상기 메모리 액세스 제어 회로는, 상기 제어 신호, 상기 유효 어드레스 값들 및 상기 제1 시간 기준에 응답하며 상기 제어 신호로부터 상기 판독 신호와 상기 기록 신호를 검출하도록 구성되는 검출 회로를 더 포함하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  6. 제5항에 있어서,
    상기 검출 회로는, 상기 유효 어드레스 값들을 검출하고 획득하도록 구성된 어드레스 래칭 회로를 포함하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  7. 제5항에 있어서,
    상기 검출 회로는, 적어도 하나의 상기 제어 신호를 검출하고 획득하도록 구성된 제어 래칭 회로를 포함하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  8. 제2항에 있어서,
    상기 판독 인에이블 신호, 상기 기록 인에이블 신호 및 상기 유효 어드레스 값들에 응답하는 코어 회로를 더 포함하며, 상기 코어 회로는 상기 기록 인에이블 신호에 응답하여 공급 데이터를 상기 메모리 어레이에 독립적으로 기록하고 상기 판독 인에이블 신호에 응답하여 상기 메모리 어레이로부터 저장된 데이터를 독립적으로 판독하도록 구성되는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  9. 제8항에 있어서,
    상기 코어 회로는, 상기 메모리 어레이에 상기 공급 데이터를 독립적으로 기록하고 상기 메모리 어레이로부터 상기 저장된 데이터를 독립적으로 판독하기 위한 판독/기록 회로를 더 포함하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  10. 제9항에 있어서,
    상기 판독/기록 회로는, 상기 판독 데이터를 저장하도록 구성된 래칭 버퍼를 더 포함하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  11. 제9항에 있어서,
    상기 판독/기록 회로는, 목적 레지스터로 상기 래칭 버퍼에 저장된 상기 데이터를 전달하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  12. 제1항에 있어서,
    상기 제1 시간 기준은, 조기 클럭 신호로부터 생성되는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  13. 제1항에 있어서,
    상기 제2 시간 기준은, 시스템 클럭 신호로부터 생성되는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  14. 제12항에 있어서,
    상기 조기 클럭 신호의 변이는, 상기 판독 개시 회로가 상기 판독 인에이블 신호를 생성하도록 하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  15. 제14항에 있어서,
    상기 조기 클럭 신호의 상기 제1 라이징 에지는, 상기 판독 개시 회로가 상기 판독 인에이블 신호를 생성하도록 하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  16. 제13항에 있어서,
    상기 시스템 클럭 신호의 변이는, 상기 기록 개시 회로가 상기 기록 인에이블 신호를 생성하도록 하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  17. 제16항에 있어서,
    상기 시스템 클럭의 상기 제1 라이징 에지는, 상기 기록 개시 회로가 상기 기록 인에이블 신호를 생성하도록 하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  18. 제1항에 있어서,
    상기 제1 시간 기준 및 상기 제2 시간 기준은, 시스템 클럭 신호로부터 생성되는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  19. 제1항에 있어서,
    상기 시스템 클럭 신호의 제1 변이는, 상기 판독 개시 회로가 상기 판독 인에이블 신호를 생성하도록 하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  20. 제19항에 있어서,
    상기 시스템 클럭의 상기 제1 폴링 에지는, 상기 판독 개시 회로가 상기 판독 인에이블 신호를 생성하도록 하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  21. 제19항에 있어서,
    상기 시스템 클럭 신호의 제2 변이는, 상기 판독 개시 회로가 상기 판독 인에이블 신호를 생성하도록 하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  22. 제21항에 있어서,
    상기 시스템 클럭의 상기 제1 라이징 에지는, 상기 판독 개시 회로가 상기 판독 인에이블 신호를 생성하도록 하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  23. 제1항에 있어서,
    상기 제1 시간 기준은 조기 클럭 신호로부터 생성되고, 상기 제2 시간 기준은 상기 조기 클럭 신호에 응답하는 기록 지연 회로에 의해 생성되며, 상기 기록 지연 회로는 상기 기록 인에이블 신호를 생성하는 단계로부터 미리 정해진 양의 시간만큼 상기 기록 개시 회로를 지연시키기 위하여 상기 미리 정해진 양의 시간만큼 상기 조기 클럭 신호를 지연시키도록 구성되는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  24. 제1항에 있어서,
    상기 제1 시간 기준은 상기 시스템 클럭 신호에 응답하는 판독 지연 회로에 의해 생성되고, 상기 판독 지연 회로는 상기 판독 인에이블 신호를 생성하는 단계로부터 미리 정해진 양의 시간만큼 상기 판독 개시 회로를 지연시키기 위하여 상기 미리 정해진 양의 시간만큼 상기 시스템 클럭 신호를 지연시키도록 구성되는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  25. 제24항에 있어서,
    상기 제2 시간 기준은 시스템 클럭에 연결된 기록 지연 회로에 의해 생성되고, 상기 기록 지연은 상기 기록 인에이블 신호를 생성하는 단계로부터 미리 정해진 시간만큼 상기 기록 인에이블 회로를 지연시키기 위하여 상기 미리 정해진 시간만큼 상기 시스템 클럭을 지연시키도록 구성되는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  26. 제8항에 있어서,
    상기 기록 개시 회로는, 상기 기록 신호 및 상기 제2 시간 기준이 수신되는 경우, 상기 기록 개시 회로에 의해 생성된 상기 기록 인에이블 신호를 상기 코어 회로로 전달하도록 구성된 게이팅 회로를 포함하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  27. 제8항에 있어서,
    상기 판독 개시 회로는, 상기 판독 신호 및 상기 제1 시간 기준이 수신될 때, 상기 판독 개시 회로에 의해 생성된 상기 판독 인에이블 신호를 상기 코어 회로로 전달하도록 구성된 게이팅 회로를 포함하는 것을 특징으로 하는 분리된 메모리 액세스 시스템.
  28. 클록 사이클보다 긴 연장된 메모리 액세스 시간을 한정하기 위하여 미리 정해진 클럭 사이클을 갖는 클럭 신호에 응답하는 메모리 액세스 제어 회로로서,
    상기 메모리 액세스 시간 내에서, 메모리 액세스를 한정하는 상기 클럭 사이클보다 앞서 상기 메모리 판독 인에이블 신호가 시작되도록 상기 메모리 액세스 제어 회로에 응답하는 판독 개시 회로; 및
    상기 판독 인에이블 신호 후에, 그리고 상기 메모리 액세스 시간 내에 상기 메모리 기록 인에이블 신호가 시작되도록 상기 메모리 액세스 제어 회로에 응답하는 기록 개시 회로
    를 포함하는, 분리된 메모리 액세스 시스템.
  29. 분리된 판독 및 기록 메모리 액세스 방법으로서,
    제1 및 제2 시간 기준 신호를 제공하는 단계;
    판독 개시 신호 및 상기 제1 시간 기준에 응답하여 메모리 어레이로 액세스되는 판독 인에이블 신호를 생성하는 단계; 및
    상기 메모리 어레이에 대한 독립적이며 분리된 기록 액세스를 제공하기 위하여 기록 신호 및 상기 제2 시간 기준에 응답하여 상기 판독 인에이블 신호와 독립적인 기록 인에이블 신호를 생성하는 단계
    를 포함하는, 메모리 액세스 방법.
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