TWI270892B - De-coupled memory access system and method - Google Patents

Description

1270892 九、發明說明： 【發明所屬之技術領域】 本發明大體而言係關於記憶體存取系統，且特定言之係 關於一種解耦合記憶體存取系統以及方法。 【先前技術】 記憶體存取系統（諸如處理器核心（例如arm)之嵌入式 δ己憶體系統）允許處理器自記憶體讀取資料且將資料寫入 =憶體。核心處理器之讀取存取時間包括：自記憶體讀取 貝枓之時間’將讀取資料鎖存至目標暫存器之短暫設定時 間’及與將讀取資料自#愔 ^ 针目°己隐體傳达至目標暫存器相關聯之 播延遲時間。寫人存取相包括：核心處理器將資料寫 :記憶體之時間’及將寫入資料自處理器傳送至記憶體： 播時間。通常’自給定記憶體讀取資料比將資料寫入記 憶體需要更多時間，由此邕去 π 作頻率。 由此導致續取存取設定系統之最大操 =知冗憶體存取系統通常限於每循環進行一次操作，例 〜貝取或寫人’ ^要求該等操作在系統時脈之單個循環内 二成4等系統依靠在相同相對啟動時間（相麵合Κ例如， 糸統，脈之上升邊緣）啟動讀取及寫入操作。在此類設計 中、貝取存取時間界定最小時脈循環週期。結果係讀取存 寺1限於單個系統時脈循環，此約束了所使用之記憶體 之=小與存取時間或系統時脈之速度。此常常需要將記憶 體刀為數個較小、較快之記憶體區塊(例如，較小密度記憶 體）〇 〜 100867.doc 1270892 先前記憶體存取系統以及方法試圖以若干種方式解決愈 較長讀取存取時間相關聯之問題。-種方法係僅允呼1 讀取存取之兩個時脈循環。此允許系統時脈更快運轉^曰 其可嚴重削弱處理器之處理量（thr〇ughput)。 另一習知記憶體存取系統使得讀取操作借用寫入循環之 時間二通常，最臨界之情況為緊接讀取_為寫入操作。 在該設計中，延遲寫入操作被延遲直至讀取操作完成，此 通常稱為「延遲寫入」設計。因為該系統利用單個系統時 脈，且该緊接操作必須於兩個循環内完成，所以寫入延遲 必須源自單個系統時脈。習知系統之另一缺陷係因為讀取 存取實際上延伸至下一循環，所以需要在記憶體之下二特 別處理讀取資料。結果係將資料自啟動存取之時脈邊緣鎖 存於該日m之相對邊緣上（潛在料處理量），或流水傳遞資 料，此為記憶體與處理器設計添加了等待時間與複雜度。 大體而言’習知記憶體存取系統之共同點係單個系統時 脈、一含有資料是待讀取或是待寫入之資訊之控制信號γ 及指定在相應讀取或寫入操作中待讀取或寫入之準確位址 的有效位址值。記憶體讀取與寫入操作通常以與傳遞控制 及位址資訊相關聯之相同系統時脈邊緣起始，或以源自兮 相同系統時脈邊緣之時序起始。此排除了在系統時脈之前 啟動讀取操作’因為此時所有必要之資訊均不可用。然：： -些處理器(例如’ ARM)具有在起始系統時脈邊 前可用之資訊。 【發明内容】 100867.doc 1270892 口此本ι明之一目的係提供一種改良的解耦合記憶體 存取系統以及方法。 本t明之另一目的係提供這樣一種可利用較密記憶體之 記憶體存取系統以及方法。 ▲本^明之另_目的係提供這樣-種可利用較慢記憶體之 冗憶體存取系統以及方法。 本U之#目的係提供這樣_種不需將記憶體分成數 個車乂小區塊之記憶體存取系統以及方法。 本毛月之另目的係提供這樣一種實質上可忽略地增加 電路區域之記憶體存取系統以及方法。 本表月之另_目的係提供這樣—種記憶體存取系統以及 方法其可猎由提供讀取及寫人操作之獨立㈣合時間基 ^精㈣㈣取操作與“操作之啟動時間以增加讀取 存取之容許時間，從而優化效能。 =《明之另-目的係提供這樣一種記憶體存取系統以及 方法’其中基於獨立時間基準，讀 前開始。 ⑺Μ作可於寫入操作之 之另-目的係提供這樣一種不需同時啟動讀取與 冩入刼作之記憶體存取系統以及方法。 本發明之另一目的係提供這樣一 眭„々—此 加，取存取之容許 時間之记憶體存取系統以及方法。 卞 本發明之另一目的係提供這樣一種 方法，甘Μ丄I u篮存取糸統以及 八猎由使用解耦合時間基準來 寫入操作。 對於嗔取操作延遲 100867.doc 1270892 即完全創新之解耦合記憶體

本發明之特徵在於一種解耦合記憶體存取系統，其包括 本發明源自這樣一種實現， 存取糸統以及方法可藉由以下 合苐一及第二時間基準，回瘸 • 組悲成產生第一及第二獨立解耦合時間基準之記憶體存 取控制電路。該記憶體存取控制電路包括··一讀取起始電 、 路，其回應該第一時間基準及一讀取信號以產生一讀取啟 用k號，及一寫入起始電路，其回應該第二時間基準及一 • 寫入信號以產生一獨立於該讀取啟用信號之寫入啟用信 號，從而提供對記憶體陣列之獨立解耦合寫入存取。 在一貫施例中’該記憶體存取控制電路可回應控制信號 與有效位址值。該等控制信號可包括讀取信號及寫入信 φ 號。該等有效位址值可指定待自記憶體陣列讀取之資料之 位置及待寫入記憶體陣列之資料之位置。該記憶體存取控 制電路可包括一回應控制信號、有效位址值及第一時間基 準之偵測電路。該偵測電路可經組態以自控制信號偵測讀 取#號及寫入信號。該彳貞測電路可包括一經組態以彳貞測與 俘獲有效位址值之位元址鎖存電路。該偵測電路可包括一 ，經組態以偵測與俘獲至少一控制信號之控制鎖存電路。該 • 系統可包括一回應該讀取啟用信號、該寫入啟用信號及該 有效位元址值之核心電路。該核心電路可經組態以回應寫 100867.doc -9- 1270892 入啟^請’獨立地將供給之資料寫人記憶體陣列，且回 應該讀取啟用信號，獨立地自記憶料列讀取儲存

該=電料包括_讀取/寫人電路，其用於獨立地將供給 之^料寫入5己憶體卩束别 g征 L 欠 體陣列且獨立地自記憶體陣列讀取儲存

負料。該讀取/寫人電路可包括—經組態以儲存讀取資料之 鎖存綾衝益。該讀取/寫入電路可將儲存於鎖存緩衝”之 :料轉送至目標暫存器。第一時間基準可由一早期時脈信 、產生。第一時間基準可由一系統時脈信號產生。早期時 脈信號之轉變可啟用讀取起始電路，以產生讀取啟用信 號。早期時脈信號之第—上升邊緣可啟用讀取起始電路， 以產生讃取啟用信號。系統時脈信號之 始電路，以產生寫入啟用信號。系統時脈之== 可啟用寫入起始電路’以產生寫入啟用信號。第一時間基 準及第二時間基準可自—系統時脈信號產生。系統時脈信 號之第-轉變可啟用讀取起始電路，以產生讀取啟用信 號。系、统時脈之第一下降邊緣可啟用言賣取起始電路，以產 生讀取啟用信號。系統時脈信號之第二轉變可啟用讀取起 始電路以產生頃取啟用信號。系統時脈之第一上升邊緣 可啟用積取起始電路，以產生讀取啟用信號。第一時間基 準可由一早期時脈信號產生，且第二時間基準可由一回應 忒早期時脈彳§號之寫入延遲電路產生。該寫入延遲電路可 經組態以使早期時脈信號延遲一預定時間量，以使寫入起 始電路產生寫入啟用信號之時間延遲該預定時間量。第一 時間基準可由一回應系統時脈信號之讀取延遲電路產生。 100867.doc -10· 1270892 - 貝取l遲電路可經組態使使系統時脈信號延遲-預定時 2里’以使讀取起始電路產生讀取啟用信號之時間延遲預 7時間量。第二時間基準可由-連接至-系、統時脈之寫入 i遲電路產生。該寫入延遲電路可經組態使系統時脈信號 延遲一預定時間量，以使寫入啟用電路產生寫入啟用信號 =時間延遲。寫入起始電路可包括一閘電路，該閘電路組 悲、成當接收到寫入信號與第二時間基準時，將寫入起始電 • 路所產生之寫入啟用信號傳至核心電路。讀取起始電路可 括閘電路，5亥閘電路經組態以於接收到讀取信號與第 ， 守間基準時，將讀取起始電路所產生之讀取啟用信號傳 至核心電路。 本發明之特徵亦在於一種記憶體存取控制電路，其回應 一具有一預定時脈循環之時脈信號，以界定一長於該時脈 循環之延長記憶體存取時間。該記憶體存取控制電路包 括·一讀取起始電路，其回應該記憶體存取控制電路，以 _ 在記憶體存取時間内但在界定記憶體存取之時脈循環之前 開始記憶體讀取啟用信號；及一寫入起始電路，其回應該 記憶體存取控制電路，以在讀取啟用信號後且於記憶體存 取時間内開始記憶體寫入啟用信號。 本發明之特徵進一步在於一種解耦合讀取及寫入記憶體 • 存取方法，該方法包括以下步驟··提供第一及第二時間基 / 準信號；回應該第一時間基準及一讀取信號產生一讀取啟 ， 用彳§號以存取一記憶體陣列；且回應該第二時間基準及一 寫入信號產生一獨立於該讀取啟用信號之寫入啟用信號， 100867.doc -11 - 1270892 以提供對該記憶體陣列之獨立解耦合寫入存取。 【實施方式】 除了以下所揭示之較佳實施例外，本發明能夠具有其他 實施例且能夠以多種方式實踐或實現。因此，應瞭解，本 發明並未將其應用限於以下描述中所述或圖式中所示之構 造及元件配置之細節。 如先前技術部分所論述，先前技術記憶體存取系統依靠 藉由利用單個系統時脈之相同轉變於相對相 讀取與寫入操作。舉例而言，圖丨展示一典型先前= 體存取系統之時序目，在該系統中，於有效位元址值及控 制資訊（於34表示）可用後，系統時脈信號12之第一上升邊緣 10^用讀取及寫入信號之起始（於16表示）。讀取存取時間 (由箭頭2〇所示）係自讀取信號起始（於16表示）至藉由讀取 位7L址所指向之資料值被完全傳播至記憶體外時（於“表 不）的時間Ϊ。寫入操作在產生寫入信號（亦於Μ表示）且產 生寫入啟用“唬22(於26表示之有效供給資料可用後）後開 始，如上升邊緣23所示，且在寫入啟用信號22之下降邊緣 24完成。此外，雖然有效位址與控制資訊可用（於μ表示）， 貝A直到夕於半個循環後方可使用，例如系統時脈信 號12之上升邊緣1 〇。 該先前技術之記憶體存取系統之記憶體循環受限於系統 «信號12之單個週期之循環週期（由箭㈣表示）。因此， 讀^與寫人操作均須在系統時脈信號12之下—上升邊緣35 月il几成將，取#作與寫人操作之相對啟動時間柄合至 100867.doc -12- 1270892 • I個系統時脈信號以之單個轉變限制了記憶體循環之最大 長度，且防止於寫入操作之前開始讀取操作。、 相比之下’本發明之圖2中的解耦合記憶體存取系统5〇 包括經組態以接收第一與第二獨立解轉合時間基準（諸如 線路58上之早期時脈信號％及線路6〇上之系統時脈信號叫 之記憶體存取控制電路52。在該設計中，讀取起始電路54 回應該第一時間基準（例如，早期時脈信號56)及一源自線路 籲74上之控制信號之讀取信號，且經組態以於線路66上產生 讀取啟用信號64。寫入起始電路58回應線路的上之系統時 脈信號62及-亦源自線路74上之控制信號之寫入传號，且 '經組態以於線路7〇上產生寫入啟用信號69,以提”記憶 - 體陣列68之獨立解耦合寫入存取。 藉由利用寫人操作與讀取操作之單獨的獨立時間基準， 例如早期時脈信號56及系統時脈信號6〇，寫入與讀 完全獨立且彼此解耗合，因此提供在寫入操作之前啟動讀 鲁取操作之能力’由此導致讀取存取之容許時間的增加。讀 取存取之容許時間的增加使得系統5 〇具有利用較高密度記 憶體、較慢記憶體之能力，或等效地無需將記憶體分成數 個較小之區塊。 記憶體存取控制電路52接收線路74上之控制信號，該等 控制信號包括：-讀取信號，其用於啟用讀取起始電㈣ • 以回應早期時脈信號56產生讀取啟用信號64 ;及一寫入信 ’號，其用於啟用寫入起始電路58以回應系統時脈信號62產 生寫入啟用信號69。記憶體存取控制電路52亦接收線路％ 100867.doc -13- 1270892 _ 上之有效位址值，該等位址值指定待自記憶體陣列68讀取 之準確位址及待寫入記憶體陣列68之準確位址。 核心電路80回應線路66上之讀取啟用信號64、線路7〇上 之寫入啟用信號69及線路78上之有效位址值，且組態成回 應寫入啟用信號6 9獨立將線路8 2上之供給資料寫入記惊體 陣列68，且回應讀取啟用信號64獨立自記憶體陣列68讀取 儲存資料。核心電路80包括讀取/寫入電路％(詳見圖3)，該 ⑩ 頃取/寫入電路8 6組態成在線路8 8上獨立將線路§ 2上之供 、、’6 >料寫入$己憶體陣列6 8 ’且在線路9 〇上獨立自記惊體陣 列68讀取儲存資料。在一設計中，讀取/寫入電路％可包括 • 鎖存緩衝器92，其組態成在線路90上俘獲來自記憶體陣列 ， 68之讀取資料。鎖存器/緩衝器92保存該資料，且在與飛行 時間導線延遲相關聯之傳播延遲時間（於98表示）及在目標 暫存器90中設定值後於線路96上將該資料轉送至目標暫存 器94。核心電路80亦包括位元址解碼電路98，其將線路％ φ 上之有效位址值解碼且指入記憶體陣列68中之適當位置。 圖4(其中類似部分給定類似數位）之記憶體存取控制電 路52包括回應線路74上之控制信號、線路76上之有效位址 值及線路58上之早期時脈信號56的偵測電路1〇〇。债測電路 1〇〇包括位元址鎖存電路110，其組態成偵測且俘獲線路％ 上之有效位址值，且於線路78上將所俘獲之有效位址值輸 ' 出至上述解碼器98。控制鎖存電路112偵測且俘獲線路74上 _ 之控制信號，且於線路120上將一讀取信號傳至讀取起始電 路54,且於線路122上將一寫入信號傳至寫入起始電路58。 100867.doc 14 1270892 寫入起始電路58通常包括閘邏輯13〇(例如一 AND閘），其組 態成當線路122上之寫入信號與線路60上之系統時脈信號 62同時存在時，將線路70上之寫入啟用信號69(由寫入起始 電路58產生）傳至核心電路80。相似地，讀取起始電路54包 括閘邏輯132(例如一 AND閘），其組態成當線路ι2〇上之讀 取信號與線路58上之早期時脈信號56同時存在時，將線路 66上之讀取啟用信號64(由讀取起始電路54產生）傳至核心 0 電路80。 圖5展示圖2之解耦合記憶體存取系統5〇之操作之一實例 時序圖。在此實例中，圖5中之早期時脈信號56之轉變（諸 如第一上升邊緣200)啟用讀取起始電路54以產生讀取啟用 - 仏唬64(由上升邊緣204表示）。系統時脈信號62之轉變（諸如 第一上升邊緣212)啟用寫入起始電路58以產生寫入啟用信 唬69(由上升邊緣216表示）。系統時脈信號62之第一上升邊 緣212定時成使得其在供給資料213有效（由214表示）後開 # 始。早期時脈56之第一上升邊緣2〇〇亦定時成使得有效位址 及控制資訊一可用（如218所示）即開始。 因為使用單獨的獨立第一及第二時間基準（例如，早期時 脈信號56及系統時脈信號62)來起始讀取啟用信號64及寫 用L號69之產生（與讀取及寫入信號結合），所以讀取操 作〃寫入操作解耦合且相互獨立，由此允許獨立開始讀取 及寫入彳呆作。結果導致讀取存取時間增加，如箭頭220所 :二讀取操作於早期時脈56之上升邊緣2〇〇開始，且當讀取 貝料被兀全傳播出記憶體外時（於謂表示）完成。如箭頭㈣ 100867.doc -15- 1270892

所不^曰加之碩取存取時間超出系統時脈週期（於215表示） 至早期時脈信號56之第—上升邊緣200,因此提供-長於系 ’先夺脈週期之延長的記憶體存取時間（由箭頭表示）。增 ^之讀取存取時間提供了制較密記，㈣、較慢記憶體之 旎力’且不需將記憶體分為多個較小區塊。此外，讀取啟 用信號64之起始（由上升邊緣2()4表示）在位址及控制資訊可 用（由218表示）後立即開始，而不是如上述先前技術記憶體 存取系統巾所發現要等待多於半㈣環之後開始。因為早 期讀取初始化允許隱藏傳播延遲，所以系統5〇具有較長存 取時間。 雖然在以上設計中，使用早期時脈信號％來產生第一獨 立時間基準以啟用讀取起始電路54產生讀取啟用信號料， 且使用系統時脈信號62來產生第二獨立時間基準以啟用寫 入起始電路58產生寫入啟用信號69’但由於早期時脈信號 56、系統時脈信號62之任何轉變或其任何組合均可用於產 生第-及第二獨立時間基準，所以此非本發明之必要限制。 舉例而言，圖6(其中，類似部分給定類似數位）之解叙合 記憶體存取系統50,利用系統時脈信號62之不同轉變來產生 第-及第二獨立_合時間基準以提供對記憶體陣列^之 獨立解柄合讀取與寫人存取。在此實例中，使⑽路^上 之系統時脈信號62之一轉變來啟用讀取起始電路“以產生 讀取啟用信號64,且使用線路6〇上之系統時脈信號Q之另 一轉變來啟用寫入起始電路58以產生寫入啟用信號69。 圖7展示圖6之解耦合記憶體存取系統5〇，之操作之時序 100867.doc -16- 1270892 圖。在此實例中，使用圖7中之系統時脈信號62之轉變（諸 如第一下降邊緣250)來啟用讀取起始電路54以產生讀取啟 用信號64(由上升邊緣204表示）。使用系統時脈信號62之不 同轉變（諸如第一上升邊緣25 2)來啟用寫入起始電路58以產 生寫入啟用信號69(於216表示）。理想地，系統時脈信號62 之第一下降邊緣250被延遲以使得有效位址值及控制資訊 (於218表示）在讀取及寫入操作起始之前可用。系統時脈信 春號62之第一上升邊緣252亦定時成使得其在供給資料213有 效後（於214表示）且啟用寫入起始電路58以產生寫入啟用信 號69(於216表示）前開始。 ' 圖8(其中，類似部分給定類似數位）之解耦合記憶體存取 - 系統5〇Π在線路74上之控制資訊包括一讀取信號時利用線 路58上之早期時脈信號56之轉變來啟用讀取起始電路“以 在線路66上產生讀取啟用信號64。系統5〇，，亦包括回應線路 302上之早期時脈信號56之寫入延遲電路3〇〇，其組態成使 φ 線路60上之早期時脈信號56延遲一預定時間量（例如2 ns)，且在線路60上提供延遲早期時脈信號57以使寫入起始 電路58在線路70上產生寫入啟用信號69的時間延遲該預定 時間量。在此設計中，獨立解耦合讀取操作依靠早期時脈 信號56之轉變，而獨立寫入操作依靠早期時脈信號”之延 遲轉變’下文將對此進一步詳細描述。 圖9展示圖8之解耦合記憶體存取系統5〇，，之操作之時序 圖，其中類似部分給定類似數位。在此實例中，利用早期 時脈信號56之轉變（諸如第一上升邊緣2〇〇)來啟用讀取起始 100867.doc -17- 1270892 電路54以產生讀取啟用信號64(如上升邊緣204所示）。延遲 早期時脈信號57之轉變（諸如第一上升邊緣306)啟用寫入起 始電路58以產生寫入啟用信號69(於216表示）。在此實例 中’弟一及第二獨立解|馬合時間基準係由早期信號$ 6及一 延遲早期時脈信號產生。 圖1〇(其中，類似部分給定類似數位）之解耦合記憶體存 取系統50’’’包括回應線路60上之系統時脈信號62之讀取延 φ 遲電路400，其組態成使系統時脈信號6〇延遲一預定時間量 (例如0.5 ns)，且在線路406上輸出延遲系統時脈信號〇以使 讀取起始電路54產生讀取啟用信號64的時間延遲該預定時 間量。寫入延遲電路420回應線路4〇6上之系統時脈信號 - 62 ’且組態成使系統時脈信號62延遲一預定時間量（例如2.5 ，且在線路424上輸出延遲系統時脈信號65以使寫入起 始電路58在線路70上產生寫入啟用信號69之時間延遲該預 定時間量。在此實例中，讀取及寫入操作藉由利用兩個單 修獨的延遲系統時脈信號62之轉變而有效地解糕合且相互獨 立0 圖11展不圖10之解耦合記憶體存取系統5〇，，，之操作之時 H其中類似部分給定類似數位。在此實例中，使用延 遲系統時脈信號63(如圖llt 409表示）之轉變（諸如第一下 降邊緣430)來啟用讀取起始雷敗 、始冤路54以產生讀取啟用信號 64(由上升邊緣204表示）〇徒用當_ 么 一 J便用弟一延遲糸統時脈信號65(於 411表示）之轉變（諸如第一下降邊緣 「丨年透緣43 2)來啟用寫入起始電 路58以產生寫入啟用信號69(於216表示卜 100867.doc 1270892 ；- 雖然如圖5、7、9及11所示，利用系統時脈信號62、早期 時脈信號56、延遲系統時脈信號62及延遲早期時脈信號％ 之各種轉變來產生第一及第二時間基準以啟用讀取起始電 路54以產生讀取啟用信號64且啟用寫入起始電路$8以產生 寫入啟用信號69，但此非本發明之必要限制，因為只要位 址、控制及資料設定允許，系統時脈信號“、早期時脈 信號56、延遲系統時脈信號62及延遲早期時脈信號％之各 # 轉變的任何組合均可用於產生第一及第二時間基準以提供 對記憶體陣列68之獨立解耗合讀取及寫入存取，從而有效 增加解耦合記憶體存取系統5〇之讀取存取時間。 圖12中的本發明之解耦合讀取及寫入存取方法500包括 驟·提供第一及第二時間基準（步驟5〇2)，回應該第 時間基準及-碩取信號產生—讀取啟用信號以存取記憶 生-獨立於該讀取啟用信號之寫入啟用信號以提供對記憶 參體陣列之獨立解耗合寫入存取（步驟5〇6)。 雖…、—二圖式中展不了本發明之特定特徵而在其他圖式 未展丁仁此僅為便利起見，因為根據本發明每一特徵 均可與任何或所有其他特徵組合。本文之詞「包括 —luding)」、「包含(c〇mpri，^ 廣泛且全面地解釋，且 ；」應 • 立不侷限於任何實體互連。此外，本 申请案中所揭示之佐柯每 任竹貝化例不應視為是僅有之可能實施 — 例。 熟習此項技術者將想到其他實施例，且其在以下申請專 100867.doc 】9 1270892 利範圍内。 【圖式簡單說明】 圖1係一先前記憶體存取系統之時序圖； 圖2係展示本發明之一實施例之解耦合記憶體存取系 之主要元件的示意性方塊圖； ' 圖3係圖2所示之核心電路之更詳細的示意性方塊圖； 圖4係圖2所示之記憶體存取控制電路之更詳細的 方塊圖； 、思性 圖5係圖2所示之解耦合記憶體存取系統之時序圖；

圖6係本發明之另一實施例之解耦合記憶體存取 示意性方塊圖； I 圖7係圖6所示之解耦合記憶體存取系統之時序圖 統之示 統之示 圖8係本發明之另一實例之解耦合記憶體存取系 意性方塊圖； 圖9係圖8所示之解耗合記憶體存取系統之時序圖

圖1〇係本發明之又-實例之料合記憶體存取系 意性方塊圖； 圖係圖1〇所示之解耦合記憶體存取系統之時序圖.且 圖12係展示本發明之㈣合讀取及寫人存取方法之

步驟的方塊圖。 I 【主要元件符號說明】 解耦合記憶體存取系統 解耦合記憶體存取系統 解耦合記憶體存取系統 100867.doc -20- 1270892

50Mf 解耦合記憶體存取系統 52 記憶體存取控制電路 54 讀取起始電路 56 早期時脈信號 57 延遲早期時脈信號 58 寫入起始電路/線路 60 系統時脈信號/線路 62 系統時脈信號 63 延遲系統時脈信號 64 讀取啟用信號 65 延遲系統時脈信號 66 線路 68 記憶體陣列 69 寫入啟用信號 70 線路 74 線路 76 線路 78 線路 80 核心電路 82 線路 86 讀取/寫入電路 88 線路 90 目標暫存器/線路 92 鎖存緩衝器 100867.doc -21 - 目標暫存器 線路 位元址解碼電路 偵測電路 位元址鎖存電路 控制鎖存電路 線路 線路 閘邏輯 閘邏輯 寫入延遲電路 線路 讀取延遲電路 線路 寫入延遲電路 線路 -22-

Claims (1)

1270892 十、申請專利範圍： 1 · 種解搞合5己憶體存取系統，其包含： 一經組態以產生第一及第二獨立解耦合時間基準之記 憶體存取控制電路，該記憶體存取控制電路包括： 一讀取起始電路，其回應該第一時間基準及一讀取信 號以產生一讀取啟用信號；及 一寫入起始電路，其回應該第二時間基準及一寫入信 號以產生一獨立於該讀取啟用信號之寫入啟用信號，從 而提供對一記憶體陣列之獨立解耦合寫入存取。 2. 如請求们之系統，其中該記憶體存取控制電路回應控制 信號及有效位址值。 3. 如請求項2之系統，其中該等控制信號包括該讀取信號及 该寫入信號。 4. ^求項2之系統，其中該等有效位址值指定待自該記憶 體陣列讀取之資料之位置及待寫人該記憶 之位置。 4〜貝竹 5. 如^求項4之系統，其中該記憶體存取控制電路進一步包 回應該控制信號、該等有效位址值及該第—時間夷 ==，該雜路經組態以自該等控制信㈣ J 3嘴取信號及該寫入信號。 6_如請求項5之系統，其中該偵測電路包括— JL # m ^ ^ ^ 、士、、且恕以偵測 且彳子獲该專有效位址值之位元址鎖存電路。 如明求項5之系統，其中該偵測電路包一 且俘雜兮從 經組態以偵測 k邊#控制信號中之至少一控制 之控制鎖存電 100867.doc 1270892 .路。 8月求項2之系統’進-步包括一回應該讀取啟用信號、 。亥寫入啟用^ #u及該等有效位元址值之核心電路，該核 …電路經組悲以回應該寫入啟用信號，獨立地將供給資 料寫入遠記憶料列，且回應該讀取啟用信號，獨立地 自該記憶體陣列讀取儲存資料。 9·如請求項8之系統’其中該核心電路進—步包括一讀取/ φ 寫入電路’其用於獨立地將該供給資料寫入該記憶體陣 列且獨立地自该記憶體陣列讀取該儲存資料。 10·如睛求項9之系統，其中該讀取/寫入電路進一步包括一經 、、且心以儲存該讀取資料之鎖存緩衝器。 ‘ Π·如明求項9之系統，其中該讀取/寫人電路將儲存於該鎖存 緩衝器中之該資料轉送至一目標暫存器。 12·如明求項1之系統，其中該第一日夺間基準係由一早期 信號產生。 _ 13.如5月求項}之系統，其中該第二時間基準係由一系統時脈 信號產生。 14·如凊求項12之系統，其中該早期時脈信號之一轉變啟用 孩靖取起始電路，以產生該讀取啟用信號。 1 5 ·如明求項丨4之系統，其中該早期時脈信號之第一上升邊 緣啟用該讀取起始電路，以產生該讀取啟用信號。 / I6·如請求項13之系統，其中該系統時脈信號之一轉變啟用 - 該寫入起始電路，以產生該寫入啟用信號。 士明求項1 6之系統，其中該系統時脈之該第一上升邊緣 100867.doc 1270892 • 啟用邊寫入起始電路，以產生該寫入啟用信號。 18·如清求項丨之系統，其中該第一時間基準及該第二時間基 準係由一系統時脈信號產生。 1 9 · 士明求項1之系統，其中該系統時脈信號之一第一轉變啟 用该頃取起始電路，以產生該讀取啟用信號。 20·如明求項19之系統，其中該系統時脈之該第一下降邊緣 啟用該讀取起始電路，以產生該讀取啟用信號。 _ 21·如請求項19之系統，其中該系統時脈信號之一第二轉變 啟用該讀取起始電路，以產生該讀取啟用信號。 22·如請求項21之系統，其中該系統時脈之該第一上升邊緣 . 啟用該讀取起始電路，以產生該讀取啟用信號。 • 23·如請求項丨之系統，其中該第一時間基準係由一早期時脈 k唬產生，且該第二時間基準係由一回應該早期時脈信 號之寫入延遲電路產生，該寫入延遲電路經組態以使該 早期時脈信號延遲一預定時間量，以使該寫人起始電路 _ 產生5亥寫入啟用信號的時間延遲該預定時間量。 24·如請求項丨之系統，其中該第一時間基準係由一回應該系 統時脈信號之讀取延遲電路產纟，該f賣取延$電路經組 悲以使該系統時脈信號延遲一預定時間量，以使該讀取 起始電路產生該讀取啟用信號之時間延遲一預定時間 量。 25.如請求項24之系統，其中該第二時間基準係由一連接至 一系統時脈之寫入延遲電路產生’該寫入延遲電路經組 態以使該系統時脈信號延遲一預定時間量，以使該寫入 100867.doc 1270892 用電路產生該寫入啟用化號之時間延遲該預定時間。 6 ·女明求項8之系統，其中邊寫入起始電路包括一閘電路， 4閘電路經組態以於接收到該寫入信號及該第二時間基 準時將该寫入起始電路所產生之該寫入啟用信號傳至 該核心電路。 27·如請求項8之系統，其中該讀取起始電路包括一閘電路， 該閘電路經組態以於接收到該讀取信號及該第一時間基 準時，將該讀取起始電路所產生之該讀取啟用信號傳至 該核心電路。 28. —種記憶體存取控制電路’其回應一具有一預定時脈循 環之時脈信號以界定一比該時脈循環長之延長記憶體存 取時間’該記憶體存取控制電路包含： 一讀取起始電路，其回應該記憶體存取控制電路，以 於該記憶體存取時間内但於界定記憶體存取之該時脈循 環前’開始該記憶體讀取啟用信號；及 一寫入起始電路，其回應該記憶體存取控制電路，以 於該讀取啟用信號之後且於該記憶體存取時間内，開始 該記憶體寫入啟用信號。 29· —種解|馬合讀取及寫入記憶體存取方法，該方法包含以 下步驟： 知:供第一及第二時間基準信號； 回應該第一時間基準及一讀取初始化信號，產生一讀 取啟用信號，以存取一記憶體陣列；且 回應该第二時間基準及一寫入信號，產生一獨立於該 100867.doc 1270892 > 讀取啟用信號之寫入啟用信號，以提供對該記憶體陣列 之獨立解耦合寫入存取。

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