KR930005800B1 - 데이타 처리시스템 - Google Patents

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KR930005800B1
KR930005800B1 KR1019900007843A KR900007843A KR930005800B1 KR 930005800 B1 KR930005800 B1 KR 930005800B1 KR 1019900007843 A KR1019900007843 A KR 1019900007843A KR 900007843 A KR900007843 A KR 900007843A KR 930005800 B1 KR930005800 B1 KR 930005800B1
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엠. 비건 랠프
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인터내셔널 비지네스 머신즈 코포레이션
하워드 지. 피거로아
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Abstract

내용 없음.

Description

데이타 처리시스템
제1도는 본 발명을 실시한 퍼스날 컴퓨터의 개략적인 블럭도.
제2도는 제1도에 도시된 본 발명에 이용된 프로그램 가능한 어레이 논리(PAL)의 동작을 이해 하는데에 유용한 개략도.
제3도는 본 발명의 동작에 이용된 각종 신호를 설명한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 퍼스날 컴퓨터 12 : 마이크로 프로세서
14 : 변환 논리 20 : 메모리 제어기
본 발명은 데이타 처리 시스템에 관한 것으로, 특히, 버스트 모드로 동작할 수 있는 마이크로 프로세서가 파이프라인된(pipelined) 모드로 동작하도록 최초 설계된 시스템내에 이용될 수 있는 데이타 처리 시스템에 대한 것이다.
IBM 퍼스날 시스템/2 모델 70386, 머신 번호 8570-A21는 인텔 코포레이션으로부터 상업적으로 이용 가능한 32비트, 80386 마이크로 프로세서를 이용하는 상업적으로 이용가능한 공지된 퍼스날 컴퓨터이다.
그러한 컴퓨터는 데이타가 파이프라인된 식의 버스를 통해 전달되는 적어도 부분적인 설계에 의해 비교적 고성능을 갖는다. 공지된 바와같이, 컴퓨터의 동작은 적당한 순차로 발생할 수 있도록 다양한 동작을 타임하는 클럭 또는 머신 싸이클로 클럭이 분리한다는 점에서 주기적이다. 메모리와 마이크로 프로세서 사이에서 데이타를 전달하기 위하여, 예를들어, 데이타가 기록되거나 판독되는 경우의 메모리내의 어드레스는 지나간 싸이클 동안에 먼저 버스상에 위치되고, 그후 다음 싸이클내에서 데이타는 버스상에 위치된다. 데이타의 연속적인 유니트가 전달될 수 있을시에, 연속적인 어드레스 및 데이타 유니트가 어느 중복됨이 없이 연속적인 싸이클상에서 전달되는 넌-파이프라인된 전달 모드는 이용될 수 있다. 동작의 파이프라인된 모드에서, 부수적인 데이타 유니트의 어드레스는 버스상에 위치되는 반면에, 앞선 데이타 유니트는 데이타 유니트가 모든 다른 싸이클 대신에 연속적인 머신 싸이클상에서 전달되도록 전달된다. 최근에, 신규 32비트 마이크로 프로세서는 인텔 코포레이션으로부터 상업적으로 이용할 수 있게 되었으며, 이는 80486 마이크로 프로세서로서 공지되어 있다. 이런 마이크로 프로세서는 중앙처리 유니트(CPU), 캐시 유니트, 부동점 유니트 및, 같은 칩상에 형성된 메모리 관리 유니트를 포함한다. 대조적으로, 후자 3개의 유니트는 전술된 퍼스날컴퓨터내의 분리 칩으로서 제공되었다.
80486 마이크로 프로세서는 버스트 모드 및 넌-버스트 모드로 동작할 수 있다. 넌-버스트 모드에서, 데이타는 2클럭 주기 또는 싸이클 마다 1 데이타 유니트의 최대율로 마이크로 프로세서 및 메모리 제어기 사이의 버스상으로 스트로브(strobe)된다. 그러한 데이타 유니트는 정보의 32비트(4바이트)로 이루어진다. 버스트 싸이클 동안에, 16바이트는 정보의 한 연속 스트림 또는 패킷의 시스템 메모리로부터 페치(fetch)된다. 이것은 4개의 더블 워드(32비트-4바이트)가 4개 만큼 적은 연속적인 클럭 싸이클로 버스상에 스트로브됨을 필요로 한다. 따라서, 버스트 싸이클은 싸이클의 시점에서 단일 어드레스 스트로브(ADS)를 이용하여 4개의 32비트 억세스를 제공하며, 싸이클은 4개의 메모리 억세스의 예견가능한 시퀀스를 발생 시킨다. 버스트 싸이클에 대해서 2개의 제1차 잇점이 있다. 첫째로, 시스템 메모리 인터페이스가 예견가능한 시퀀스를 폴로우(follow)하는 16바이트의 패킷에 대한 단일 어드레스 스트로브를 보아, 분리 싸이클로서 메모리내로 4개의 각 더블 워드를 스트로브시키도록 요구된 시간을 아마 제거시킨다. 둘째로, 버스트 싸이클은 온-칩 캐시를 충족시키도록 마이크로 프로세서에 편리한 수단을 제공한다. 그러한 캐시는 16바이트의 라인 사이즈를 가지며, 버스트 싸이클은 요구된 16바이트를 제공함으로써 동시에 캐시의 한 라인을 충족시킬 수 있다.
80386 마이크로 프로세서를 이용한 퍼스날 컴퓨터를 80486 마이크로 프로세서를 이용한 고성능 시스템으로 변환하는 대상이 제공될 경우, 상기 80486 마이크로 프로세서가 파이프라인을 지지하지 않고, 현존하는 메모리 인터페이스가 효율적으로 동작하지 않아, 시스템 성능을 제한하지 때문에 문제점이 유발된다. 본 발명은 이런 신규 마이크로 프로세서가 전술된 퍼스날 컴퓨터내의 오랜 마이크로 프로세서에 대체될 수 있고, 광범위한 하드웨어를 변형시키지 않고 고성능 동작을 수행시키는 방법의 한 견지를 제공한다.
따라서, 본 발명의 한 목적은 파이프라인된 모드로 동작할 수 있는 버스 시스템을 가지고, 동작의 버스트 모드를 지지하는 마이크로 프로세서를 이용한 퍼스날 컴퓨터를 제공한다. 다른 목적은 현행 메모리 인터페이스 논리로 어떤 변형도 필요치 않도록 동작의 그런 버스트 모드를 파이프라인된 모드로 변환시키기 위한 수단을 가지고, 버스트 모드로 동작하는 마이크로 프로세서를 가진 퍼스날 컴퓨터를 제공한다.
요약하면, 본 발명의 상기 목적이 성취되는 식은 마이크로 프로세서에 의한 버스트 모드를 메모리 논리에 의한 파이프 라인된 모드로 변환하는 기능을 논리가 수행시키는 메모리 논리 및 버스 시스템과 마이크로 프로세서 사이에 접속된 부가적인 논리를 제공하는데에 있다.
이하, 첨부된 도면을 참조로 하여 본원 명세서를 더욱 상세히 설명하기로 한다.
도면을 참조로 하면, 제1도에서, 퍼스날 컴퓨터(10)는 버스(16)에 의해 변환 논리(14)에 접속된 마이크로 프로세서(12)를 마이크로 프로세서(12)는 인텔코포레이션으로부터 상업적으로 이용가능하고, 1989년 4월 발표된 정리 번호 24040-001인 공보 "i486(TM) 마이크로 프로세서"에 기술된 80486 마이크로 프로세서이다.변환 논리(14)는 아래에 더욱 상세히 기술되며, 일반적으로 나머지 시스템으로 도시된 바와같이 마이크로 프로세서(12)에 의해 발생된 동작의 버스트 모드를 파이프라인된 동작으로 변환시키는 역할을 한다. 마이크로 프로세서(12)는 온-칩 CPU(11) 및 캐시(13)를 포함한다. 이제 기술된 잔여 소자는 전술된 모드 170 386 퍼스날 컴퓨터의 대응 소자와 같으며, 본 발명의 동작을 이해하는데에 유용한 많은 기능 및 동작법이 기술될 필요가 있다. 논리(14)는 버스(17)에 의해 버퍼(18)에 접속된다. 그러한 버퍼는 버스(22)를 통해 메모리 제어기(20)에 접속된다. 랜덤 억세스 메모리(24)는 버스(26)에 의해 제어기(20)에 접속된다. 메모리(24)는 시스템 메모리 역할을 한다.
변환 논리(14)는 제3도에 대해 아래에 기술되는 식으로 동작하도록 프로그램된 통상적인 PAL수단을 포함한다. 그러한 논리를 상세히 기술하기 전에, 논리표의 기술이 유용하다. PAL은 AND, OR, INVERT 및 FLIP FLOP 논리 회로가 바람직한 논리에 따라 수용되는 (customized) 공지된 소자이다. 따라서, 예로서, 제2도는 두개의 AND회로(32 및 34)와 OR회로(36)를 포함한 PAL, 인버트 회로(33)와, 플립플롭(38)의 섹션을 도시한 것으로, 상기 플립플롭(38)은 클럭 신호 CLK에 응답하여 입력 신호 A내지 D의 논리 결합인 출력신호 E를 제공하도록 접속된다. 이런 논리는 아래와 같이 표시된다.
E :=A ＆ ! B (1)
# C ＆ D ; (2)
표1에서, 문자 " : ="는 플립플롭(38)의 출력신호 E가 연속적인 신호의 논리 결합으로 형성됨을 나타내는 디리미터(delimiter) 역할을 한다. AND회로마다 하나의 표가 있다. "＆"은 논리 AND결합을 나타내고, "#"은 OR결합을 나타내며, 그리고 "!"은 NOT 또는 인버터 기능이다.
변환 논리(14)는 2개의 PAL소자로부터 형성된다. 제1소자는 표시된 기능을 가진 아래의 입력신호를 수신한다.
신 호 기 능
CLK 25 ㎒ CPU 클럭
ADS -CPU ADS
DPURDY -CPU 준비
BURSTRDY -CPU 버스트 지속
BLAST +RESET
RESET 버스트 사이클에 대한 버스 ADS
MISS1 다음 ADDR에 대한 파이프라인 요구문
NACACHE 버스트 카운트 LSB
CNTO CPU A2
A2 CPU A3
A3 캐시 가능한 메모리 리드 싸이클
CACHEABLE -CPU 버스 싸이클
BUSCYC486
제1PAL은 아래의 출력 신호를 제공한다.
신 호 기 능
DELAYNA NEWA2를 홀드할 지연된 NA
LA3 래치된 A3
NEWA2 A2 TO 18 AND 20
NEWA3 A3 TO 18 AND 20
제1PAL의 논리는 아래표예에 의해 주어진다.
!DELAYNA : =CACHEABLE ＆ CELAYNA ＆ !NACACHE ＆ BURSTRDY
# !DELAYNA ＆ !CACHEABLE ＆ BURSTRDY ;
!LA3 : = !ADS ＆ !A3
# !A3 ＆ ADS ;
!NEWA2 : = !ADS ＆ !A2
# !NEWA2 ＆ !BUSCYC486 ＆ ADS ＆ CACHEABLE
# !NEWA2 ＆ !CACHEABLE ＆ NACACE ＆ BURSTRDY
＆ CPURDY
# !NEWA2 ＆ !CACHEABLE ＆ !DELAYNA
# NEWA2 ＆ !NACACHE ＆ !CACHEABLE ＆ DELAYNA;
!NEWA3 : = !ADS ＆ !A3
IBM CONFIDENTIAL
# !NEWA3 ＆ !BUSCYC486 ＆ ADS ＆ CACHEABLE
# !NEWA3 ＆ !CNTO
# !NEWA3 ＆ LA3 ＆ !CACHEABLE
# !NEWA3 ＆ !CACHEABLE ＆ NACACHE ＆
BURSTRDY ＆ CPURDY
# NEWA3 ＆ LA3 ＆ !CACHEABLE ＆ CNTO ＆
!NACACHE ;
제2PAL 소자는 입력 신호를 수신하고, 아래와 같은 출력 신호를 제공한다.
입 력 기 능
CLK 25 MHZ CPU 클럭
ADS -CPU ADS
CPURDY -CPU 준비
BURSTRDY -CPU 버스트 싸이클 준비
BLAST -CPU 버스트 지속
RESET +RESET
KEN -캐시 가능한 싸이클 디코드
PCD +CACHEABLE PAGE FROM 80486
MIO CPU +MEMORY/-IO
WR CPU +WRITE/-READ
DC CPU +DATA/-CODE
CPULOCK -CPU LOCK
NACACHE -다음 ADDR에 대한 파이프라인 요구문
BOFF -CPU BACKOFF
OUTPUT 기능
BADS -버스 ADS
CACHEABLE -캐시 가능한 메모리 리드 80486
CNT1 MSB 카운터 비트, 버스트 싸이클
CNTO LSB 카운터 비트, 버스트 싸이클
BUSCYC486 -CPU 버스 싸이클
IBM CONFIDENTIAL
MISS1 -버스 파이프라인된 ADS
제2PAL의 논리는 아래표에 의해 주어진다.
!BUSCYC486 := !ADS ＆ !RESET ＆ BOFF
# !BUSCYC486 ＆ CPURDY ＆ BURSTRDY ＆ !RESET
# !BUSCYC486 ＆ CPURDY ＆ BLAST ＆ !RESET ;
!CACHEABLE := !BUSCYC486 ＆ !WR ＆ MIO ＆ !PCD ＆ KEN ＆
!RESET ＆ CPULOCK ＆ CACHEABLE
# !CACHEABLE ＆ CPURDY ＆ BURSTRDY ＆ !KEN ＆
!RESET
# !CACHEABLE ＆ CPURDY ＆ BLAST ＆ !KEN ＆
!RESET ;
!CNT1 :=!ADS ＆ !WR ＆ MIO ＆ !PCD ＆ !RESET ＆ BOFF
# !CNT1 ＆ CNTO ＆ BURSTRDY ＆ CPURDY ＆
!RESET
# !CNT1 ＆ !CNTO ＆ CPURDY ＆ !RESET ;
!CNTO := !ADS ＆ !WR ＆ MIO ＆ !PCD ＆ !RESET ＆ BOFF
# CNTO ＆ !CNT1 ＆ !BURSTRDY ＆ CPURDY ＆
!RESET
# !CNTO ＆ BURSTRDY ＆ CPURDY ＆ !RESET ;
!BADS : !ADS ＆ !RESET ＆ BOFF ;
!MISS1 := !CACHEABLE ＆ BLAST ＆ !KEN ＆ !RESET ＆
!(CNTO ＆ CNT1) ＆ MISS1
# !MISS1 ＆ BURSTRDY ＆ CPURDY ＆ RESET ;
제3도의 타이밍도에 대해 시스템의 동작을 기술하기 전에, 마이크로 프로세서(12)의 동작의 어떤 견지가 주지된다. 온-칩 캐시가 인에이블될 시에, 판독 요구문은 먼저 데이타가 캐시 히트가 일어날시에 판독되는 캐시를 예기한다 히트가 일어나지 않을 경우, 데이타에 대한 판독 요구문은 외부 버스상에서 형성된다. 어드레스가 메모리의 캐시 기능부내에 있을 경우, 마이크로 프로세서(12)는 16바이트 라인이 캐시내로 판독되는 동안에 캐시 라인을 충전하기 시작한다.
버스트 싸이클로 전달된 데이타 항목의 어드레스는 관련되어, 캐시 라인에 대응하는 16바이트의 정렬된 영역내에 위치된다. 전달될 제1더블 워드는 판독 요구문내에 포함된 소정의 바이트를 포함하며, 부수적인 더블 워드는 "버스트 및 캐시 라인충전 순서"로서 공지된 예정된 순서로 전달된다. 제2도와 관련하여 이용된 실시예에서, 버스트 순서는 8-C-O-4 더블워드이다.
제3도에서, 아래 기술은 동작을 기술할 신호의 명칭만을 활용한다. CLK(40)는 그러한 신호의 입상 시점이 타이밍 동기를 제공하는데에 이용되는 시스템 클럭이다. 캐시 라인 충전 싸이클은 16바이트를 캐시(11)로 전달할 10클럭 주기를 필요로 하며, 클럭 주기 또는 싸이클은 40-1 내지 40-10로 숫자화 된다. 전술된 많은 신호의 간략화하기 위하여 제3도에서 생략되지만, 프로세서(12)의 버스트 모드 및 유효할 메모리 인터페이스의 파이프라인된 모드에 대한 순서로 예정된 레벨에서 있게될 필요가 있다. 따라서, KEN은 로우이고, CPURDY는 하이이며, RESET는 로우이며, 그리고 MIO는 하이로 되어, 설명된 타이밍 구간을 통해 메모리 억세스를 지시한다.
캐시 라인 충전 싸이클은 CPU가 메모리로부터 캐시 및 CPU로 판독될 제1더블 워드의 활동 ADS(44) 및 어드레스 ADDR(46)를 제공한다. 클럭 주기 40-2동안에, CPU는 싸이클의 종료 또는 지속을 명시할시의 제10싸이클 40-10까지 활동적인 BLAST(46)을 활성화시킨다. ADDR(46)는 페치된 16바이트의 캐시 라인을 한정하는 어드레스 비트 A31-A4로 이루어진다. 어드레스 비트 A2 및 A3는 신호(48 및 50)로서 CPU에 의해 제공된다. 페치된 더블 워드의 완전한 어드레스(비트 A31-A2)는 신호(46),(48) 및 (50)의 결합으로 제공되며, 그러한 어드레스는 판독되는 제1데이타 항목에 대해 랜덤한다. 최초로 제공된 후, 활동 신호 A2 및 A3가 제1세트후에 버스트 싸이클내에서 너무 늦어 파이프라인하는데에 사용할 수 없게됨을 제외하고, 비트A2 및 A3는 예정된 캐시 충전 라인 시퀀스가 제공되는 예정된 식으로 토글된다.
논리(14)는 제1버스 싸이클 42-1동안에 비트 A2 및 A3를 인터셉트하여, 그로부터 신규 어드레스 신호 NEWA2(52) 및 NEWA3(54)를 발생시킨다. 활동 신호(52 및 54)가 대응신호 A2 및 A3인 바와같은 식으로 최초에 랜덤할 시에, 논리(14)에 의해 발생된 부수적인 활동 신호(52 및 54)는 캐시 라인 충전 시퀀스에 따를 것이다. 특정한 실시예에서, NEWA2(52) 및 NEWA3(54)는 8-C-O-4 충전 시퀀스를 나타낸다. 신호(52 및 54)는 대응 신호(48 및 50)전에 토글되거나 변화된다.
NACACHE(56)은 파이프라인하기 위해 이용되는 외부 시스템으로 부터의 신호이다. 각 활동(로우) NACACHE(56)은 페치될 다음 데이타 항목의 어드레스에 대한 메모리 제어기(20)로부터의 요구문이다. 어느 다음 어드레스 요구문도 80386 마이크로 프로세서의 핀에 대응하는 핀을 입력시킬 수 없으므로, 마이크로 프로세서(12)는 직접 파이프라인닝을 지지할 수 없다. 그러나, 논리(14)는 파이프라인닝을 지지하는 외부 시스템에 나타날 NACACHE(56) 신호를 이용한다. 따라서, 외부 시스템은 시스템 메모리가 판독 동작 을 위한 신규 어드레스를 억셉트할 준비가 되어 잇음을 표시하는 4개의 활동 NACACHE(56) 신호를 발생시킨다.
메모리 제어기(20)는 활동적이게 되는 BURSTRDY(58) 신호를 발생시키며, 이때 활동 데이타 신호(60)는 데이타 버스상에 위치되고, 신호(58)는 캐시 라인을 충전하기 위하 마이크로 프로세서내로 데이타를 스트로브하도록 마이크로 프로세서에 의해 이용된다. 제1데이타 항목 60-1은 제4클럭 싸이클동안에 활동적이게 되며, 연속적인 데이타 항목 60-2, 60-3 및 60-4은 연속적인 클럭 싸이클 40-6, 40-8 및 40-10 동안에 활동적이게 된다. 파이프라이닝에 따라, 활동 신호 NEWA2 및 NEWA3는 어드레스된 데이타 항목과, 부수적인 데이타 항목의 어드레스 활동 어드레스가 활동적인 사전 데이타 항목과 동시에 일어나기 전에 1버스 싸이클 주변에 발생한다.
나머지 설명된 신호에 대해서는 상세히 기술된 동작이 PAL 논리에 대한 전술된 바와같이 설명되므로 간략히 기술하기로 한다. 활동적인 CACHEABLE(62)신호는 캐시가능한 메모리 리드 억세스가 진행중임을 나타낸다. CNTO 및 CNT1 신호(66 및 64)는 버스트 싸이클의 세그멘트가 활동적인 트랙의 카운트 비트이다. BUSCYC 486(68)은 마이크로 프로세서(12)가 외부 버스 싸이클을 수행시킴을 나타낸다(제3도에 도시되지 않음)DELAYNA(70) 및 LA3(71)신호는 논리(14)에 의해 이용된 내부 래치 항목이다. MISSI(72)은 부가적인 어드레스 스트로브 신호로서 외부 시스템에 의해 이용된 논리 출력 신호이다. 외부 메모리 인터페이스가 항상 캐시가능한 메모리 판독상의 파이프라인 요구문을 형성하고, 어느 파이프라인 요구문 입력도 MISSI 논리로 요구되지 않으므로, 활동적인 것으로 추정된다. MISSI 스트로브는 버스트 싸이클의 제2,3 및 4세그먼트에 대해 활동적이게 된다. 따라서, 4개의 세그먼트중에서, 제1세그멘트는 넌-파이프라인된 싸이클로서 발생하고, 아래의 제3세그멘트는 파이프 라인되게 나타난다.
본 분야의 숙련자에게는 특정수의 클럭 싸이클이 시스템 클럭 및 회로 속도의 기능이고, 변화될 수 있다. 다른 변형은 청구된 청구범위에서 한정되는 바와같이 본 발명의 범주로부터 벗어나지 않고 부품의 배치와 상세도에서 이루어질 수 있다.

Claims (5)

  1. 시스템 메모리 및, 동작의 파이프라인된 모드로 상기 메모리로부터 데이타를 전달하기 위한 버스를 가진 데이타 처리 시스템에 있어서, 동작의 버스트 모드로 동작가능한 프로세서와, 상기 프로세서를 상기 버스에 접속하는 수단을 조합하여 이루어지며, 상기 수단은 동작의 상기 버스트 모드 동안에 상기 프로세서로부터의 신호를 동작의 상기 파이프 라인된 모드를 한정하는 신호로 변환하는 논리 수단을 포함하며, 상기 논리 수단은 상기 버스상으로의 상기 후자 신호를 상기 시스템 메모리로 출력시켜, 데이타 항목이 연속적인 클럭 주기동안에 상기 시스템 메모리로 부터 상기 프로세서로 전달되는 데이타 처리 시스템.
  2. 제1항에 있어서, 상기 프로세서는 칩상에 형성되고, 상기 칩은 캐시를 더 포함하며, 상기 프로세서는 상기 버스트 모드 동안에 캐시 라인상의 상기 캐시를 동시에 충전시키도록 동작할 수 있는 데이타 처리 시스템.
  3. 제1항에 있어서, 상기 프로세서는 상기 시스템 메모리내에 저장된 제1데이타 항목의 어드레스를 출력시킴으로써 상기 버스트 모드를 개시하도록 동작할 수 있으며, 상기 어드레스를 나타내는 어드레스 스트로브 신호는 유효이며, 상기 논리 수단은 상기 어드레스 및 상기 스트로브 신호를 수신하도록 동작할 수 있으며, 상기 신호에 응답하여, 연속 싸이클 동안에 상기 제1데이타 항목에 관련된 부가적인 데이타 항목의 예정된 수의 어드레스를 상기 버스상으로 출력시키는 데이타 처리 시스템.
  4. 제3항에 있어서, 상기 시스템은 다음 데이타 항목의 어드레스를 요구하는 상기 논리 수단으로 신호를 전송하도록 동작 가능하게 접속된 메모리 제어기를 포함하고, 상기 논리 수단은 부가적인 데이타 항목의 상기 예정된 수의 상기 어드레스를 상기 메모리 제어기로 출력시키도록 동작할 수 있는 데이타 처리 시스템.
  5. 제4항에 있어서, 각 어드레스는 예정된 후의 비트로 이루어지고, 상기 논리 수단은 상기 예정된 수의 데이타 항목을 전달하는 동안에 이용하기 위한 소정의 상기 비트를 저장하며, 상기 논리 수단은 각 연속적인 데이타 항목에 대한 신규 비트를 발생시키도록 동작할 수 있으며, 이런 신규 비트는 각 다음 데이타 항목의 어드레스를 형성하도록 상기 소정의 상기 비트와 조합되는 데이타처리 시스템.
KR1019900007843A 1989-06-19 1990-05-30 데이타 처리시스템 KR930005800B1 (ko)

Applications Claiming Priority (2)

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US368449 1989-06-19
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