RU1820392C - Мультипроцессорна вычислительна система - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при создании информационно-управл ющих системе высокой скоростью передачи данных. Целью изобретени   вл етс  расширение области применени  и повышение производительности системы за счет реализации двунаправленной передачи между центральным процессорным блоком и периферийными процессорными блоками с возможностью выбора периферийных процессорных блоков. Система содержит центральный процессорный блок 1, п периферийных процессорных блоков, шину 3 направлени  обмена, шину 4 выбора, шину 5 готовности, шину 6 запросов, шину 7 данных. 3 ил.

Description

00

ю о со ю ю

Изобретение относитс  к вычислительной технике и может быть использовано при создании информационно-управл ющих систем с высокой скоростью передачи данных . . - . . .,-... - .- .- . ./- Цель изобретени  - расширение области применени  и повышение производительности системы за счет реализации двунаправленной передачи между центральным процессорным блоком и периферийными процессорными блоками с возможностью выбора периферийных процессорных блоков.

На фиг. 1-3 представлены структурные схемы соответственно системы, периферийного процессорного блока и центрального процессорного блока; на фиг. 4 и 5- временные диаграммы дл  передачи из центрального процессорного блока в периферийной процессорный блок и дл  передачи из процессорного блока нижнего уровн  в процее-1 сорный блок нижнего уровн ..

Система содержит центральный процессорный блок 1, п периферийных процессорных блоков 2, шину 3 направлени  обмена, шину 4 выбора, шину 5 готовности, шину 6 запросов и шину 7 данных. Каждый .процессорный блок (центральный и периферийный ) содержит процессор 8, блок 9 пр мого доступа к пам ти, блок 10 пам ти, магистральный усилитель 1 Т, элемент 12 И- НЕ, первый 13, второй 14 и третий 15 инверторы , :первый 16, второй 17 и третий 18 триггеры, первый 19, второй 20, третий 21 и четвертый 22 элементы ИЛИ-НЕ. Кроме того , процессорный блок 1 верхнего уровн  содержит четвертый инвертор 25, элемент 2ИЛИ-ИЛИ-НЕ 24, дешифраторов, регистр 26. Каждый процессорный блок 2 нижнего уровн  содержит первый 27, второй 28 и третий 29 элементы И.

В мультипроцессорной вычислительной системе шины данных процессорных блоков 1 и 2 соединены с шиной 7 данных системы , выход запроса центрального процессорного блока 1 и входы запроса периферийных процессорных блоков 2 соединены с шиной 3 запроса системы, 1-е разр ды шин 4 выбора и 5 готовности сое- .динены соответственно с 1-ми выходом выбора и входом готовности процессорного блока 1 и соответственно с входом выбора и выходом готовности 1-го процессорного блока 2, первый и второй разр ды шины 6 настройки направлени  обмена соединены соответственно с первым и вторым выходами настройки процессорного блока 1 и соответственно с первым и вторым входами настройки каждого процессорного блока 2, в каждом процессорном блоке информационный вход-выход процессора 8 подключен к информационным входам-выходам блока 10 пам ти, блока 9 пр мого доступа к пам ти и к первому информационному входу-выходу магистрального усилител  11, вход-выход управлени  пам тью процессора 8 подключен к входу управлени  блока 10 , пам ти и вход-выходу управлени  блока 9 пр мого доступа к пам ти, адресный выход

процессора 8 подключен к адресному входу- выходу блока 9 пр мого доступа к пам ти и к адресному входу блока 10 пам ти, вход запроса захвата процессора 8 Подключен к выходу запроса захвата блока 9 пр мого

5 доступа к пам ти, второй информационный вход-выход магистрального усилител  11 подключен к шине данных процессорного блока, входы синхронизации процессора 8 и блока 9 пр мого доступа к пам ти подклго0 чены к входу синхронизации процессорного блока, выходы Запись ввода/вывода и чтение ввода/вывода процессора 8 подключены соответственно к входам-выходам Запись ввода/вывода и Чтение вво5 да/вывода блока 9 пр мого доступа к пам . ти и к вторым входам соответственно

элементов ИЛ И-НЕ 19 и 20, вход подтверждени  захвата блока 9 пр мого доступа к пам ти подключен к выходу подтверждени 

0 захвата процессора 8, выход подтверждений доступа блока 9 пр мого доступа к пам ти подключен к первым входам элементов ИЛИ-НЕ 19 и 20 и к входу инвертора 13, выход которого подключен к перво5 му входу элемента И-НЕ 12, выход первого элемента ИЛИ-НЕ 19 подключен к первому входу элемента ИЛИ-НЕ 21 и к второму s ёходу элемента ИЛИ-НЕ 22, выход элемента ИЛИ-НЕ 20 подключен к второму входу

0 элемента ИЛИ-НЕ 21, к входу инвертора 15 и к входу направлени  передачи магистрального усилител  11, выход инвертора 15 . подключен к тактовому входу триггера 18, выход элемента ИЛИ-НЕ 21 подключен к

5 тактовому входу триггера 17 и к входу выбо- ра магистрального усилител  11, выход триггера 18 подключен к первому входу элемента ИЛИ-НЕ 22, инверсный выход триггера 17 подключен к входу обнулени 

0 триггера 16, выход которого подключен к входу запроса блока 9 пр мого доступа к пам ти и к входу инвертора 14, выход инвертора 14 подключен к входу элемента И-НЕ 12, выход которого подключен к входам го5 товности блока 9 пр мого доступа к пам ти и процессора 8. Кроме того, в процессорном блоке 1 верхнего уровн  выход Запись ввода/вывода процессора 8 подключен к первому информационному входу дешифратора 25, выход элемента ИЛИ-НЕ

22 подключен к входу инвертора 23, выход которого подключен к выходу запроса процессорного блока 1,1-й вход элемента 2И- ЙЛИ-НЕ 24, подключен к 1-у выходу регистра 26 и к 1-у выходу выбора процес- сорного блока 1, (п+1)-й вход элемента 2И- ИЛИ-НЁ 24 подключен к 1-у входу .готовности процессорного блока 1, адресный выход процессора 8 подключен к второму информационному входу дешифратора 25, управл ющий вход которого подключен к выходу Разрешение адреса блока 9 пр мого доступа к пам ти, (п+1)-й и (п+2)-ой выходы регистра 26 подключены соответственна к первому и второму выходам на- стройки процессорного блока 1, выход дешифратора 25 подключен к входу записи регистра 26, информационный вход которого подключен к информационному входу- выходу процессора 8. выход элемента 2И-ИЛИ-;НЕ 24 подключен к тактовому входу триггера 16 и к входам обнулени  триггеров 17 и 18. В процессорном блоке 2 вход выбора процессорного блока подключен к вторым входам элементов И 27-29, первый и второй входы настройки направлени  об- мена процессорного блока 2 подключены к первым входам соответственно элементов 14 27 и 28, вход запроса процессорного блока 2 подключен к первому входу элемента И 29, выход которого подключен к тактовому входу триггера 16 и к входам обнулени  триггеров 17 и 18, выход элемента ИЛИ-НЕ 22  вл етс  выходом готовности процессорного блока 2, выходы элементов И 27.и 28 подключены соответственно к первому и второму входам запросов прерывани  процессора 8.

Все блоки и элементы за вл емого уст- ройства хорошо известны и используютс  по своему пр мому назначению. Например, в качестве процессора можно использовать микросхему КР580ИК80, блока пр мого до- ступа к пам ти-микросхему КР580ИК57, блока пам ти-микросхему КР541РУ2А, ма- гистрального усилитс  -микросхему К589АП16, триггера-микросхему К555ТМ2, элемента И-НЕ - микросхему К555ЛАЗ, элемента И-микросхему К555ЛИ1, элемента ИЛИ-НЕ-микросхему К555ЛЕ1, инвертора- микросхему К555ЛН1. дешифратора-микросхемы К555ИД6, К555ЛА2. К555ЛЕ5.

Мультипроцессорна  вычислительна  система работает следующим образом (дл  простоты полагаем, что на входы синхрони- зации процессорных блоков поступает обща  частота синхронизации CLK).

В исходном состо нии процессорные блоки 1 и 2 (фиг. 1)при помощи магистральных усилителей 11 (фиг. 2 и 3} отключены от

шины 7 данных системы. При этом на выходах триггеров 16 и 18 устанавливаютс  сигналы низкого уровн , а на инверсном выходе триггера 17-сигналы высокого уровн . Начальна  установка триггеров, например , может осуществл тьс  сигналом (сброс внешнего устройства), поступающим от процессора 8.

В процессорном блоке 1 дешифратор 25 предназначен дл  выбора адреса регистра 26 с адресного выхода процессора 8. Элемент 2И-ИЛVi-HE 24 предназначен дл  маскировани  неучаствующих в передаче процессорных блоков 2. На 1-е входы этого элемента с I выходов регистра 26 поступает информаци  с выбранных процессорных блоках 2, а на (п+1)-е входы -сигналы готовности процессорных блоков 2.

Перед началом передачи в процессорных блоках 1 и 2 осуществл етс  установка режима передачи блока 9 пр мого доступа к пам ти. Установка режима передачи блоков 9 пр мого доступа к пам ти процессорных блоков 1 и 2 включает в себ  установку режима работы блокова  передача или Блокова  передача по требованию, чтение или запись информации, начального адреса дл  чтени  (записи) информации, количество байт передаваемой (принимаемой) информации , которое в процессорных блоках 1 и 2 должно быть одинаковым. Далее рассматриваетс  работа блоков 9 пр мого доступа к пам ти в режиме Блоковой передачи.

При передаче от процессорного блока в процессорные блоки 2 (фиг. 4) мультиплек- сорна  вычислительна  система работает следующим образом.

Вначале в процессорном блоке 1 осуществл етс  установка режима передачи блока 9 пр мого доступа к пам ти дл  чтени  информации из блока 10 пам ти, а в 1-е разр ды регистра 26 записываетс  информаци  о выбранных блоках 2, число которых может измен тьс  до 1 до п. Затем осуществл етс  установка режима передачи блока 9 пр мого доступа к пам ти процессорного блока 2. С этой целью в (п+1)-й разр д регистра 26 с информационного входа-выхода процессора 8 процессорного блока 1 осуществл етс  запись логической 1, а затем логического О. Этим сигналом высокого уровн , поступающим с (п+1)-го выхода регистра 26 через первый выход настройки процессорного блока 1, шину 6 настройки направлени  обмена, первый вход настройки процессорного блока 2 и первый элемент И 27 на первый вход запросов прерывани  процессора 8. вызываетс  соответствующа  подпрограмма установки режима передачи

блока 9 пр мого доступа к пам ти блока 2 дл  записи информации в блок 10 пам ти.

Затем в процессорном блоке 1 процессор 8 в блоке 9 пр мого доступа к пам ти программно устанавливает бит запроса пр мого доступа, который инициализирует процесс передачи информации. При этом в процессорном блоке 1 производ тс  следу ющие действи . На выходе запроса захвата блока 9 пр мого доступа к пам ти формируетс  сигнал запроса захвата процессора 8. Процессор 8 прерывает свою работу и формирует на выходе сигнал подтверждени  захвата , который поступает на вход подтверждени  захвата блока 9 пр мого доступа к пам ти. На выходе подтверждени  доступа блока 9 пр мого доступа к пам ти вырабатываетс  сигнал подтверждени  пр мого доступа к пам ти низкого уровн  (ДАСК1), который поступает на первые входы элементов ИЛИ-НЕ 19 и 20 и вход инвертора 13. С выхода инвертора 13 этот сигнал поступает на первый вход элемента И-НЕ 12. разреша  тем самым прохох дение сигнала с выхода первого триггера 16 через инвертор 14 на второй вход элемента И-НЕ 12. Так как в начальный момент времени на выходах готовности процессорных блоков 21 отсутствуют сигналы низкого уровн , а на выходе триггера 16 установлен сигнал низкого уровн , то на выходе элемента И-НЕ 12 формируетс  сигнал низкого уровн  (ROY1), который поступает на входы готовности процессора 8 и блока 9 пр мого доступа к пам ти. Тем самым вводитс  цикл ожидани  до по влени  сигнала готовности. После сигнала подтверждени  пр мого доступа к пам ти блок 9 пр мого доступа к пам ти вырабатывает два сигнала низкого уровн  Чтение пам ти и Запись ввода/вывода (fGWT), которые поступают соответственно в блок 10 пам ти и на второй вход элемента ИЛИ-НЕ 19. Далее сигнал Запись ввода/вывода через элементы ИЛЙ-НЕ 19 и 21 поступает на тактовый вход триггера 17 и на вход выбора магистрального усилител  11, разреша  тем самым передачу информации с информационного входа-выхода блока 10 пам ти на шину 7 данных системы. Кроме того, сигнал Запись ввода/вывода через элемент ИЛИ-НЕ 19 поступает на BTOJ рой вход элемента ИЛИ-НЕ 22. Этот сигнал с выхода элемента ИЛИ-НЕ 22 поступает на вход инвертора 23, на выходе которого по вл етс  сигнал запроса высокого уровн , поступающий через выход запроса процессорного блока 1 и шину б запроса на входы запроса процессорных блоков 2.

Далее в процессорном блоке 2 производ тс  следующие действи . Сигнал запроса

высокого уровн  через элемент И 29 при выборе данного процессорного блока (выбор осуществл етс  сигналом высокого уровн  на втором входе третьего элемента

И 29) поступает на тактовый вход триггера 16 и входы обнулени  триггеров 17 и 18. В триггерах 16 - 18 запись информации осуществл етс  по переднему фронту сигнала на тактовом входе, а на информационные

входы триггеров поданы сигналы высокого

уровн , (не показаны). Поэтому на выходе триггера 16 по вл етс  сигнал высокого уровн  (DRQ2I), который поступает на вход запроса блока 9 пр мого доступа к пам ти и

через инвертор 14 на второй вход элемента И-НЕ 12. На выходе запроса захвата блока 9 пр мого доступа к пам ти формируетс  сигнал запроса захвата процессора 8. Процессор 8. по этому сигналу прерывает свою

работу и формирует сигнал подтверждени  захвата, который поступает на вход подтверждени  захвата блока 9 пр мого доступа к пам ти. На выходе подтверждени  пр мого доступа к пам ти блока 9 вырабатываетс  сигнал низкого уровн  (ДАСК 21},

. который поступает на первые входы элементов ИЛИ-НЕ 19 и 20 и вход инвертора 13. С выхода инвертора 13 этот сигнал поступает на первый вход элемента И-НЕ 12, разреша  тем самым прохождение сигнала с выхода инвертора 14. Так как в этот момент времени на выходе инвертора 14 установлен сигнал низкого уровн , то на выходе элемента И-НЕ 12 устанавливаетс  сигнал

высокого уровн  (RPY 21), который поступает на входы готовности процессора 8 и блока 9 пр мого доступа к пам ти. Тем самым до сн ти  сигнала готовности цикл ожидани  не вводитс . После сигнала подтверждени  пр мого доступа к пам ти блок 9

вырабатывает два сигнала низкого уровн 

Запись п.ам ти и Чтение ввода/вывода

(10R21). которые поступают соответственно

на блок 10 пам ти и на второй вход второго

элемента ИЛИ-НЕ 20. Далее, сигнал Чтение ввода/вывода через элемент ИЛИ-НЁ 20 поступает на вход инвертора 15, на втррой вход элемента ИЛИ-НЕ 21 и на вход направлени  передачи магистрального усилител  11, задава  направление передачи с шины 7 данных системы на информационный вход-выход блока 10 пам ти. С выхода элемента ИЛИ-НЕ 21 этот сигнал поступает на вход выбора магистрального усилител 

11 и на тактовый вход триггера 17. Сигнал низкого уровн  на выходе элемента ИЛИ- НЕ 21 открывает магистральный усилитель 11, и информаци  с шины 7 данных системы поступает на информационный вход блока 10 пам ти. Сигналом Запись пам ти блока

9 пр мого доступа к пам ти происходит запись в блок 10 пам ти. Передним Фронтом сигнала с выхода третьего элемента ИЛИ- НЕ 21 на инверсном выходе триггера 17 устанавливаетс  сигнал низкого уровн . Этот сигнал поступает на вход обнулени  триггера 16 и устанавливает на его выходе сигнал низкого уровн . Тем самым, снимаетс  запрос на входе блока 9 пр мого доступа к пам ти, через инвертор 14 и элемент И-НЕ 12 снимаетс  сигнал готовности на входах готовности процессора 8 и блока 9 пр мого доступа к пам ти, что приводит к введению цикла ожидани . Одновременно, передним фронтом сигнала, поступающим с выхода инвертора 15 на тактовый еход триггера 18, на выходе триггера 18 устанавливаетс  сигнал высокого уровн , который поступает на первый вход элемента ИЛИ- НЕ 22 и устанавливает на его выходе сигнал низкого уровн .

Затем в процессорном блоке 1 производ тс  следующие действи . Как только на выходах готовности всех выбранных процессорных блоков 2 устанавливаютс  сигналы низкого уровн , которые через входы готовности процессорного блока 1 поступают на 21-ые входы элемента 2И-ИЛИ-НЕ на выходе элемента 24

устанавливаетс  сигнал высокого уровн . Передним фронтом этого сигнала происходит запись сигнала высокого уровн  в триггер 16 (DR01). Сигнал высокого уровн  с выхода триггера 16 поступает на вход запроса блока 9 пр мого доступа к пам ти и через второй инвертор 14 на выходе элемента И-НЕ 12 устанавливает сигнал готовности высокого уровн  (RDY. 1), который поступает на входы готовности процессора 8 и блока 9 пр мого доступа к пам ти. Это приводит к завершению цикла ожидани  в процессорном блоке 1. Передним фронтом сигнала Запись ввода/вывода (10W1) на, инверсном выходе триггера 17 устанавливаетс  сигнал низкого уровн , который устанавливает на выходе триггера 16 сигнал низкого уровн . Это приводит к сн тию сигнала готовности на входах готовности процессора 8 и блока 9 пр мого доступа пам ти. Кроме того, после окончани  сигна- ла низкого уровн  Запись ввода/вывода (10W1) на выходе запроса блока 1 и на входах запроса процессорных блоков 2 устанавливаютс  сигналы низкого уровн . После этого в процессорных блоках 2 на выходе элемента И 29 устанавливаетс  сигнал низкого уровн . Этим сигналом на выходе триггера 18 устанавливаетс  сигнал низкого уровн , который устанавливает на выходе элемента ИЛИ-НЕ 22 сигнал высокого уровн . Это приводит к по влению на выходе элемента 2И-ИЛИ-НЕ 24 сигнала низкого уровн . Затем блок 9 пр мого до ступа к пам ти снова вырабатывает сигналы 5 низкого уровн  Чтение пам ти и Запись вводг; вывода, описанный обмен повтор етс  до тех пор, пока полностью не будет передан весь массив данных.

После передачи последнего байта дан0 ных на выходах готовности процессорных блоков 2 устанавливаютс  сигналы высокого уровн , а на выходах триггера 16. элементов 2И-ИЛИ-НЕ 24 и элемента И 29 - сигналы низкого уровн . В результате сиг5 нал Запрос пр мого доступа перестает подаватьс  на входы запроса блоков 9 пр мого доступа процессорных блоков 1 и 2. На входах запроса захвата блоков 9 пр мого доступа к пам ти блоков 1 и 2 снима0 ютс  сигналы Запрос захвата и процессоры 8 блоков 1 и 2 выход т из режима захват.

При передаче от роцессорного блока 2 в процессорный блок 1 (фиг. 5) мультипро5 цессорна  вычислительна  система работает следующим образом. Вначале в процессорном блоке 1 осуществл етс  установка режима передачи блока 9 пр мого доступа к пам ти дл  записи информации в

0 блок 10 пам ти, а в 1-е разр ды регистра 26 записываетс  информаци  о выбранном блоке 2, Затем осуществл етс  установка режима передачи блока 9 пр мого доступа к пам ти процессорного блока 2. С этой

5 целью в (ги2)-й разр д регистра 26 с информационного входа-выхода процессора 8 процессорного блока 1 осуществл етс  запись логической Г, а затем логического О. Этим сигналом высокого уровн , посту0 лающим с (п+2)-го выхода регистра 26 через второй выход настройки процессорного блока 1, шину 3 настройки направлени  обмена , второй вход настройки процессорного блока 2 и второй элемент И 28 на второй

5 вход запросов прерывани  процессора 8, вызываетс  соответствующа  подпрограмма установки режима передачи блока 9 пр мого доступа к пам ти блока 2 дл  чтени  информации из блока 10 пам ти.

0 Затем процессор 8 блока 2 программно устанавливает бит Запрос пр мого доступа , который инициализирует процесс передачи . Далее процесс передачи из процессорного блока 2 в процессорный

5 блок 1 аналогичен рассмотренному процессу передачи из процессорного блока 1 в процессорный блок 2. При этом блок 9 пр мого доступа к пам ти блока 1 вырабатывает два сигнала низкого уровн  Запись пам ти и Чтение ввода/вывода (10R1),

уровн  Чтение пам ти и Запись ввода/вывода (TOW2T). Информаци  с информационного входа-выхода блока 10 пам ти процессорного блока 2 через магистральный усилитель 11 блока, шину 7 данных системы и магистральный усилитель 11 блока 1 поступает на информационный вход-выход блока 10 пам ти процессорного блока 1.

Пор док обмена между процессорным блоком 1 и процессорными блоками 2 определ етс  управл ющей программой процессорного блока 1. Пор док обработки прин тых массивов данных в блоках 1 и 2 определ етс  управл ющими программами этих блоков.

Таким образом, благодар  введению в процессорные блоки 1 и 2 новых св зей между элементами прототипа и между введенными элементами и элементами прототипа происходит расширение функциональных возможностей прототипа за счет реализации групповой передачи данных из процессорного блока верхнего уровн  с возможностью выбора процессорным блоком верхнего уровн  процессорных блоков нижнего уровн , а также обратной передачи от процессорных блоков нижнего уровн  в процессорный блок верхнего уровн . Это позвол ет повысить производительность системы и расширить область ее применени  по сравнению с- прототипом.

Кроме того, предлагаема  система допускает работу как с единой шиной синхронизации процессорных блоков, так и с раздельными шинами синхронизации процессорных блоков. Это позвол ет снизить требовани  к процессорным блокам по синхронизации и расширить их возможный перечень дл применени  п системе.

Claims (1)

1. Формула изобретени  Мультипроцессорна .вычислительна  система, содержаща  центральный процессорный блок, п периферийных процессорных блоков, причем каждый процессорный блок содержит процессор, блок пам ти, блок пр мого доступа к пам ти и магистральный усилитель, кроме того, периферийный процессорный блок содержит первый элемент И, причем, входы-выходы данных центрального и периферийных процессор- неых блоков соединены через шину данных системы, выход запроса центрального процессорного блока и входы запроса периферийных процессорных блоков соединены через шину запроса системы, в каждом процессорном блоке информационный вход- выход процессора подключен к информационным входам-выходам блока

   пам ти, блока пр мого доступа к. пам ти и к первому информационному входу-выходу магистрального усилител , вход-выход управлени  пам тью процессора подключен к

   входу режима блока пам ти и входу-выходу управлени  блока пр мого доступа к пам ти , адресный выход процессора подключен к адресному входу-выходу блока пр мого доступа к пам ти м к входу адреса блока

   0 пам ти, вход запроса захвата процессора подключен к выходу запроса захвата блока пр мого доступа к пам ти, второй информационный вход-выход магистрального усилител  подключен к входу-выходу данных

   5 процессорного блока, входы синхронизации процессорного блока и блока пр мого доступа к пам ти подключены к входу синхронизации процессорного блока, отличающа с  тем, что, с целью расширени 

   0 области применени  м повышени  производительности системы за счет осуществлени  двунаправленной передачи между центральным процессорным блоком и периферийными процессорными блоками с воз5 можностью выбора периферийных процессорных блоков, причем о ней входы выбора и готовности 1-х периферийных процессорных блоков (где I 1, п) соединены через шину выбора и готовности соответст0 венно с i-ми выходом выбора и входом готовности центрального процессорного блока, первый и второй входы настройки направлени  обмена каждого периферийного процессорного блока через ши-ну на5 стройки соединены соответственно с первым и вторым выходами настройки центрального процессорного блока, кроме того, п каждый периферийный процессорный блок введены три триггера, три элемента

   0 НЕ, четыре элемента ИЛИ-НЕ, элемент 1/1- НЕ, второй и третий элементы И, причем в каждом периферийном процессорном блоке выходы Запись ввода-вывода и Чтение ввода-вывода процессора подключены со5 ответственно к входам-выходам Запись ввода-вывода и Чтение вподз-вывода блока пр мого доступа к пам ти и соответственно к первым входам первого и второго элементов ИЛИ-НЕ, вход подтверждений

   0 захвата блока пр мого доступа к пам ти подключен к выходу подтверждени  захвата процессора, выход подтверждени  доступа блока пр мого доступа к пам ти подключен к вторым входам первого и второго элемен5 тов ИЛИ-НЕ и входу первого элемента НЕ, выход которого подключен к первому входу элемента И-НЕ, выход первого элемента ИЛИ-НЕ подключен к первому входу третьего элемента ИЛИ-НЕ, к первому входу четвертого элемента ИЛИ-НЕ. выход второго

   элемента ИЛИ-НЕ подключен к второму входу третьего элемента ИЛИ-НЕ, входу второго элемента НЕ и входу направлени  передачи магистрального усилител , выход третьего элемента ИЛИ-НЕ подключен к тактовому входу первого триггера и входу выбора магистрального усилител , выход второго элемента НЕ подключен к тактовому входу второго триггера, выход второго триггера подключен к второму входу четвертого элемента ИЛИ-НЕ, инверсный выход третьего триггера подключен к входу обнулени  третьего триггера, выход которого подключен к входу запроса блока пр мого доступа к пам ти и входу третьего элемента НЕ, выход третьего элемента НЕ подключен к второму входу элемента И-НЕ, выход которого подключен к входам готовности блока пр мого доступа к пам ти и процессора, вход выбора процессорного блока подключен к первым входам первого, второго и. третьего элементов И, первый и второй входы выбора режима процессорного блока подключены соответственно к вторым входам первого и второго элементов И, вход запроса процессорного блока подключен к второму входу третьего элемента И, выход которого подключен к тактовому входу второго триггера и входам обнулени  второго и третьего триггеров, выход четвертого элемента ИЛИ-НЕ  вл етс  выходом готовности периферийного процессорного блока, выходы первого и второго элементов И подключены соответственно к первому и второму входам запросов прерывани  процессора, кроме того, в центральный процессорный блок введены элемент И-НЕ. три триггера, четыре элемента НЕ, четыре элемента ИЛИ-НЕ, дешифратор, регистр иэле- мент 2И-ИЛИ-НЕ, причем в центральном процессорном блоке выходы Запись ввода- вывода и Чтение ввода-вывода процессора подключены соответственно к входам-выходам Запись ввода-вывода и. Чтение ввода-вывода блока пр мого доступа к пам ти и к первым входам соответ- ственно первого и второго элементов ИЛИ-НЕ, вход подтверждени  захвата блока пр мого доступа к пам ти подключен к выходу подтверждени  захвата процессора, выход подтвержени  доступа блока пр мого доступа к пам ти подключен к вторым

   входам первого и второго элементов ИЛИ- НЕ и входу первого элемента НЕ, выход которого подключен к первому входу элемента И-НЕ, выход первого элемента ИЛИ- 5 НЕ подключен к первому входу третьего элемента ИЛИ-НЕ и первому входу четвертого элемента ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ подключен к второму входу третьего элемента ИЛИ-НЕ, входу второго 0 элемента НЕ и входу направлени  передачи магистрального усилител , выход третьего элемента ИЛИ-НЕ подключен к тактовому входу первого триггера и входу выбора магистрального усилител , выход второго эле5 мента НЕ подключен к тактовому входу второго триггера, выход второго триггера подключен к второму входу четвертого элемента ИЛИ-НЕ, инверсный выход первого триггера подключен к входу обнулени 

   0 третьего триггера, выход которого подключен к входу запроса блока пр мого доступа к пам ти и входу третьего элемента НЕ, .выход третьего элемента НЕ подключен к второму входу элемента И-НЕ, выход которого

   5 подключен к входам готовности блока пр мого доступа к пам ти и процессора, выход Запись ввода-вывода процессора подключен к первому информационному входу дешифратора , выход четвертого элемента

   0 ИЛИ-НЕ, подключен к входу четвертого элемента НЕ, выход которого подключен к выходу запроса процессорного блока, 1-й вход элемента 2И-ИЛИ-НЕ (где I 1...п) подключен к i-му выходу регистра и 1-му вы5 ходу выбора процессорного блока, (п+1)-й вход элемента 2И-ИЛИ-НЕ подключен к входу готовности процессорного блока, адресный выход процессора подключен к второму информационному входу

   0 дешифратора, управл ющий вход которого подключен к выходу Разрешение адреса блока пр мого доступа к пам ти, (п+1)-й и (п+2)-й выходы регистра подключены соответственно к первому и второму выходам

   5 режима процессорного блока, выход дешифратора подключен к входу записи регистра , информационный вход которого поразр дно подключен к информационному входу-выходу процессора, выход элемента

   0 2И-ИЛИ-НЕ, подключен к тактовому входу первого триггера и к входам обнулени  второго и третьего триггеров.

   CLK DRQ 1 ПЛПК 1 RDY 1 ТШ I

   DRQ21 ВШ 21 RDY 21 TOR 21

   51 32 SI SI SI SI SI G3 54 SI 32 SI SI SI S3 S4

   52 SI S2 SI 52 S3 S4 31 S2 SI SI SI S3 S4 SI 52 SI

   ФИГ. 4.

   Фиг. 5.