SU1277111A1 - Устройство дл распределени заданий процессорам - Google Patents

Abstract

Изобретение относитс  к области цифровой вычислительной техники и может быть использовано в многопроцессорных системах дл  распределени  заданий между процессорами. Цель изобретени  - повышение надежности за счет уменьшени  веро тности потери заданий. Устройство дл  распределени  заданий процессорам содержит фигЛ

Description

n каналов 1, каждый из которых содержит триггер 2, буферный регистр 3, первую 5 и вторую 4 группу элементов И, первый 6 - третий 8 элементы И, элемент И-НЕ 9, первый 10 - третий 12 элементы ИЛИ, процессор 13 и . общие дл  всего устройства первый коммутатор 14, группу 15 элементов И, группу 16 элементов ИЛИ, третий

17, первый 18 и второй 19 элементы ИЛИ, элемент ИЛИ-НЕ 20, генератор

21 импульсов, второй коммутатор 22,

1277

блок 23 регистров. Новыми элементами в устройстве  вл ютс  группа, 16 элементов ИЛИ, элемент ИЛИ-НЕ 20, коммутатор 22 и в каждом канале буферный регистр 3, первый - третий элементы ИЛИ 18, 19 и 17, элемент ИЛИ-НЕ 20. Повышение надежности в предлагаемом устройстве обеспечиваетс  за счет того, что за вки, при выполнении которых возникает отказ, возвращаютс  дл  обслуживани , что исключает их потерю. 2 ил.

1

Изобретение относитс  к вычислительной технике и может быть использовано в многопроцессорных системах дл  распределени  заданий между процессорами .

Цель изобретени  - повышение надежности за сче.т уменьшени  веро тности потери заданий.

На фиг. Т. изображена функциональна  схема устройства; на фиг. 2 схема блока регистра.

Устройство дл  распределени  заданий процессорам (фиг. 1). содержит каналы 1, каждый из которых .содержит соответственно триггер 2, регистр 3, блоки элементов И 4 и 5, элементы И 6-8, элемент И-НЕ 9, элементы ШШ 10-12, группу информационных выходов 13 устройства, блок 14 элементов И-ИЛИ, блок 15 элементов И, блок 16 элементов ИЛИ, элементы ИЛИ 17-19, элемент ИЛИ-НЕ 20, генератор 21 импульсов, блок 22 элементов И-ИЛИ, блок 23 регистров,группу информационных входов 24 устройства, группу выходов25 блока 23, вход 26 разрешени  записи блока 23, группу входов 27 блока 23, входы 28 и 29 синхронизации блока 23, сигнальный . вход 30 устройства, вход 31 запуска устройства.

Блок регистров (фиг. 2) содержит блоки 32 элементов ИЛИ, элементы И 33, элементы ИЖ 34 и 35, триггер 36, элементы И 37 и 38 и регистры 39.

В исходном состо нии все элементы наход тс  в нулевом состо нии. Сигналы с нулевых выходов триггеров 2

поступают на входы элемента ИЛИ 17, и с его выхода единичный сигнал поступает на инверсный вход элемента ИЖ 19. На второй вход этого элемента поступает нулевой сигнал с выхода элемента ИЖ 18. Регистры 3 наход тс  в нулевом состо нии, поэтому на выходах элементов ШШ 12 присутствуют нулевые сигналы, а на выходах элементов И-НЕ ,9,- единичные сигналы. Элементы И 8 и блок 22 тоже закрыты. Элементы И 5 открыты, а элементы И 6 закрыты, так как триггеры 2 наход тс  в нулевом состо нии. Коды за дач, поступающие на вход 24 устройства , через блок 16 элементов ИЖ, блок 14 поступают на входы блока элементов И 5 первого канала 1, по синхросигналу с выхода генератора

21 поступают на выходы 13, одновременно код задачи с вьгходов блока элементов И 5 поступает на информацион- ные входы регистра 3.1 и по заднему фронту синхросигнала записываетс  в регистр 3.1. Код задачи с выхода блока элементов И 5.1 поступает через элемент ИЖ 10 на, 1-С входы триггера 2.1 и устанавливает по заднему фронту триггер 2.1 в единичное состо ние . При этом открываетс  блок элементов И 4.1 и элемент 6.1, обеспечива  тем самым поступление очередного запроса на выходы 13 второго канала 1.2. Код второй задачи, посту5 пающий на входы 24, пройд  блок 16 элементов ШШ, блок 14, .блок элементов . И 4.1, поступает на входы блока элемента И 5.2 и по синхросигналу с

выхода открытого элемента И 6.2 на выходы 13.2. Далее алгоритм работы устройства такой же, как и при приеме задачи в первый канал. Если . на вход 31 поступил сигнал о том.чтб. 5 задача выполнена, то по синхросигналу с выхода генератора 21 сигнал окончани  выполнени  задачи проходит через элемент И 7 на вход сброса риг-гера 2, который устанавливаетс  в О нулевое состо ние, и соответствуюпщй канал снова готов к приему задачи.

Если все процессоры зан ты, то на выходе элемента ИЛИ 17 присутствует 15 нулевой сигнал. При этом на выходе элемента ИЛИ 19 присутствует единичный сигнал, который открывает блок 15 элементов И и закрывает поступление информации с выхода блока 16 эле-20 ментов ИЛИ через блок 14. Поступающие очередные задачи через открытый блок 15 элементов И принимаютс  в блок 23 регистров. Теперь на выходах блока 23 регистров не нулевой сигнал, 25 поэтому на выходе элемента ИЛИ 18 по вл етс  единичный сигнал, который поступает на вход элемента ИЛИ 19. Рассмотрим работу блока 23 регистров . В начальном состо нии все ре- 30 гистры 39 установлены в нулевое соq

сто ние, триггер 36 - в нулевое состо ние , на синхровходы 28 и 29 поступает синхроимпульсы. Если на входах 27 по вл етс  код задачи, то.он 35 поступает через блоки элементов ИЛИ 32 на информационные входы всех регистров 39. Запись кода произойдет только в регистр 39.1, так как синхросигнал с входа 28 поступит на 40 тактовый вход только этого регистра через открытый элемент И 33.1 и элемент ИЛИ 35.1. Все остальные элементы И 33 будут закрыты соответствующими сигналами с элементов ИЛИ 34. 45 После записи кода первой задачи в егистр 39.1 по вл етс  единичный сигнал на выходе элемента ИЛИ 34.1, которьА открывает элемент И 33,2 и закрывает соответствующий элемент 50 33.1. В св зи с этим код следуюей задачи запишетс  в регистр 39.2. алее коды задач записываютс  в описанном пор дке. Если на входе 6 по вл етс  единичный сигнал,сви- 55 етельствующий о том, что есть своодные процессоры, то информаци  ре-; истра 39.1 по синхроимпульсу с перого синхровхода поступает в освободившийс  процессор. Далее необходимо информацию, содержащуюс  в блоке 23 регистров, сдвинуть. Происходит это следующим образом. Синхросигнал с входа 28 через открытый элемент И 37 запускает триггер 36, который открывает элемент И 38. При этом синхросигнал с входа 29, которьпЧ выдаетс  с задержкой относительно сиихросигнала по входу 29, поступает через открытый элемент И 38 и чер з элементы ИЛИ 35 на тактовые входы всех регистров 39. Так как каждый регистр св зан с последующим через блок элементов ИЛИ 32, то в них запишетс  информаци  из следующего регистра. Таким образом, в первый регистр запишетс  информаци  второго регистра, во второй - третьего и т.д Синхросигнал пО входу 29 устанавливает триггер 36 по своему заднему фронту в нулевое состо ние. Как толь ко освободитс  один из процессоров, что соответствует по влению единичного сигнала на выходе элемента ИЛИ 17, откроетс  блок 14 дл  передачи информации с выхода блока 23 регистров . Информаци  с выходов 25 блока 3. регистров поступает в освободившийс  канал. Далее устройство функ ционирует аналогично описанному.Рассмотрим работу устройства в случае, когда во врем  обработки задачи процессор выдает сигнал о неисправности Допустим, что в процессе обработки задачи на вход 30 какого-либо канала поступил сигнал, который сигнализирует о том, что процессор отказал. Это означает, что задачу-, хран щуюс  в регистре 3 данного канала, необходимо повторно передать на входы устройства дл  выполнени  ее в другом исправном процессоре.

Claims (1)

1. При по влении сигнала о неисправности процессора на входе элемента И-НЕ 9 все сигналы оказываютс  единичными . Поэтому нулевой сигнал с егЬ выхода, воздейству  на соотйетствующий инверсный вход блока 22, открывает его дл  передачи информации с выхода регистра 3 на входы блока 16 элементов ИЛИ. Информаци  через блок 22 передаетс  только при отсутствии нулевого сигнала с выхода элемента ИЛИ-НЕ 20, свидетельствующего о том, что на входе 24 есть за вка. Если на входах 24 запрос отсутствует, то код задачи с выходов регистра 3 через блок 22, блок 16 элементои ИЛИ поступает в устройство аналогично информации, поступившей по входу 24, Далее по синхронизирующему сигналу с первого выхода генератора 21 код задачи, в з висимости от зан тости процессоров, либо запишетс  в блок 23 регистров, либо сразу поступит в свободный процессор . Синхронизирующий сигнал с второго выхода генератора 22 через элемент И 8 поступает на вход элемен та ИЛИ 1 и сбрасывает регистр 3. Таким образом, с выхода элемента ИЛИ 12 снимаетс  единичный сигнал. На вы ходе элемента И-НЕ 9 по вл етс  единичный сигнал, которьш разрешает другим каналам подключать выходы своих регистров 3 к выходу блока 22. Формула изобретени  Устройство дл  распределени  заданий процессорам, содержащее блок регистров, первый блок элементов И-ИЛИ, блок элементов И, три элемента ИЛИ, каналы, каждый из которых включает триггер, первый и второй блоки элементов И, первый элемент ИЛИ, причем группа выходов блока регистров соединена с первой группой входов первого блока элементов И-ИЛИ и -С входами первого элемента ИЛИ, выход которого подключен к первому входу второго элемента ИЛИ, выход второго элемента ИЛИ соединен с входом первого блока элементов И-ИЛИ и блока элементов И, группа выходов которого подключена к группе входов блока регистров, выход третьего элемента ИЛИ подключен к инверсному входу второго элемента ИЛИ, группа выходов первого блока элементов Иг-ИЛ подключена к группам входов .первого и BTopoio блоков элементов И первого канала, первые входы первого и второго блоков элементов И калддого канала подключены соответственно к инверсному и пр мому выходам триггера своего канала, группа выходов перво го блока элементов И канала  вл етс  соответствующей группой информацион ных выходов устройства и соединена с входом первого элемента ИЛИ своег канала, выход первого элемента ЩШ канала подключен С - входам триггера своего канала, инверсные выходы триггеров каждого канала под ключены к входам третьего элемента ИЛИ, отличающеес  тем, что, с повышени  надежности за счет уменьшени  веро тности потери заданий, в него введены блок элементов ИЛИ, элемент ИЛИ-НЕ, второй блок элементов И-ИЛИ, а в каждый канал введены регистр, второй и третий элементы ИЛИ, первый, второй и третий элементы И, элемент И-НЕ,причем группа информационных входов устройства подключена к первой группе входов блока элементов ИЛИ и к группе входов элемента ИЛИ-НЕ, группа выходов блока элементов ИЛИ подключена к второй группе входов первого блока элементов И-ИЛИ, к группе входов блока элементов И, выход элемента ИЛИ-НЕ подключен к первым входам второго блока элементов И-ИЛИ,группа выходов которого подключена к второй группе входов блока элементе ИЛИ, в каждом канале группа выходов первого блока элементов И подключена к группе входов регистра своего канала, выходы которого подключены к соответствующей группе входов второго блока элементов И-ИЛИ, первый выход генератора импульсов подключен к первому входу первого элемента И, к второму входу первого блока элементов И и к синхровходу регистра первого канала, выход первого элемента И каждого канала соединен с вторым входом первого блока элементов И и синхровходом регистра следующего канала, выход первого элемента И канала соединен с первым входом первого элемента И следующего канала, единичный выход триггера каждого ка-. нала соединен с вторым входом первого элемента И своего канала, инверсный выход триггера подключен к управл ющему входу регистра своего канала, каждьш вход запуска устройства подключен к первому входу второго элемента И одноименного канала, второй выход генератора импульсов подключен к второму входу вторых элементов И каналов, выход второго элемента И подключен к входу сброса триггера и первому входу второго элемента ИЛИ своего канала, выход которого подключен к входу сброса регистра своего канала, выходы регистра канала подключены к входам треть.его элемента ИЛИ своего канала, выход третьего элемента ИЛИ канала подключен соответствующему входу элемента И-НЕ своего