SU1347081A1 - Устройство дл распределени заданий процессорам - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в многопроцессорных вычислительных системах. Цель изобретени  - повышение надежности за счет обеспечени  выполнени  задач даже при отказе выполн вших их процессоров . Поставленна  цель достигаетс  тем, что в устройство дл  распределени  заданий процессорам дополнительно введены блок регистров , коммутатор, элементы ИЛИ, И, а в каждый канал-регистр - элементы ИЛИ, И, И-НЕ. В устройстве обеспечиваетс  выполнение задач даже при отказе выполн вших их процессоров, что достигаетс  путем введени  технических средств дл  хранени  кодов задач до момента их завершени , а также перераспределени  задач между процессорами в случае отказов одного или нескольких из них и присвоени  отказным задачам максимальных приоритетов. 3 ил. (Л 00 4 1 О 00

Description

Изобретение относитс  к вычисли. тельной технике и может быть использовано в многопроцессорных вычислительных системах дл  распределени  заданий между процессорами.

Цель изобретени  - повышение надежности за счет выполнени  задач даже при отказе выполн вших их процессоров .

На фиг.1 и 2 представлены функциональные схемы устройства; на .фиг.З - функциональна  схема блоков регистров.

Устройство дл  распределени  заданий процессорам (фиг. 1 и 2) содержит каналы 1, каждый из которых содержит соответственно триггер 2, регистр 3, блоки элементов И 4, 5, элементы И 6-8, элемент И-НЕ 9, элементы ИЛИ 10-12, группы выходов 13 и общие дл  всего устройства коммутатор 14, блоки элементов И 15-16 элементы ИЛИ 17-22, блоки 23 и 24 ргистров , коммутатор 25, генератор 26 импульсов, элемент И 27, группу информационных входов 28-блока 23, первый 29 и второй 30 синхронизирующие входы, управл ющий вход 31, группу 32 выходов блока регистров 23, группу 33 информационных входов первый 34 и второй 35 синхронизирующие входы, управл ющий вход 36, группу информационных выходов 37 блка 24, группы 38 и 39 сигнальных входов.

Блоки 23 и 24 регистров (фиг.З) по своей структуре и входам-выходам  вл ютс  идентичными. Поэтому в дал нейшем рассматриваетс  нумераци  входов и выходов блока 23 (в скобках .. приведена нумераци  входов-выходов блока 24). Блоки 23 и 24 содержат регистры 40,блоки элементов ИЛИ 41, элементы И 42, ИЛИ 43 и 44, триггер 45 и элементы И 46 и 47.

Устройство работает следующим образом

В исходном состо нии все триггеры 2 наход тс  в нулевом состо нии .

Сигналы с нулевых выходов триггеров 2 поступают на входы элемента ИЛИ 17, и с его выхода единичный сигнал поступает на инверсные входы элементов ИЛИ 19 и 20. На вторые входы этих элементов поступают нулевые сигналы с выходов элементов ИЛИ 18 и 22 соответственно.

5

Регистры 3 наход тс  в нулевом состо нии, поэтому на выходах элементов ИЛИ 12 присутствуют нулевые сиг- ij налы, а на выходах элементов И-НЕ 9 единичные. Элементы И 8 и коммутатор 25 тоже закрыты. Блоки 5 открыты, а элементы И 6 закрыты, так как триггеры 2 наход тс  в нулевом состо нии

0 Коды задач, поступающие на вход 38 устройства, через коммутатор 14 поступают на входы блоков элементов И 5 и по синхросигналу с первого выхода генератора 26 на выходы 13.

5 Одновременно кйд задачи с выходов блока элементов И 5 поступае.т на информационные входы первого регистра 3 и по заднему фронту того же синхросигнала записываетс  в этот регистр.

0 Код задачи с выходов первого блока элементов И 5 поступает через элемент ИЛИ 10 своего канала на тактовый вход триггера 2 своего канала и устанавливает по заднему фронту этот триггер в единичное состо ние. При этом открываетс  блок элементов И 4 и элемент И 6 первого канала, обеспечива  тем самым поступление очередного запроса на следующую груп0 пу выходов 13.

Код второй задачи, поступающий на вход устройства 38, пройд  коммутатор 14, блок элементов И 4 первого канала 1, поступает на входы блока элементов И 5 второго канала и по синхросигналу с выхода открытого элемента И 6 поступает на вторую группу выходов 13.

Далее алгоритм работы устройства аналогичен описанному. Если по входу 38 поступает сигнал о том, что задача выполнена, то по синхросигналу с выхода генератора 26 сигнал окончани  выполнени  задачи проходит через элемент И 7 канала на вход сброса триггера 2 данного канала. Триггер 2 устанавливаетс  в нулевое состо ние , и соответствующий процессор снова готов к приему задачи.

Если все процессоры зан ты, то на выходе элемента ИЛИ 17 присутствует нулевой сигнал. При этом на выходе элемента ИЛИ 19 присутствует единичный сигнал, который открывает блок 15 элементов И и закрывает поступление информации с входов 38 через коммутатор 14. Поступающие очередные задачи через открытьй блок

5

0

5

0

5

элементов И t5 принимаютс  в блок 23 регистров. Теперь на выходах блока регистров 23 не нулевой сигнал, поэтому на выходе элемента ИЛИ 18 по вл етс  единичный сигнал, который поступает на вход элемента ИЛИ 19. Блок 23 (24) регистров работает следующим образом. В начальном состо нии все регистры установлены в нулевое состо ние, триггер 45 - в нулевое состо ние, на синхровходы

29и 30 поступают синхроимпульсы. Если на входе 28 (33) по вл етс  код задачи, то он поступает через блоки элементов ИЛИ 41 на входы всех ре- гистров 40. Запись кода происходит только в регистр 40.1, так как синхросигнал с входа 29 (34) поступает

на тактовый вход только .этого регистра через открытый элемент И 42.1 и элемент ИЛИ 44.1. Все остальные элементы И 42 закрыты соответствующими сигналами с элементов ИЛИ 43.

После записи кода первой задачи в регистр 40.1 по вл етс  единичный сигнал на выходе элемента ИЛИ 43.1, который открывает элемент И 42.2 и закрывает элемент И 42.1. В св зи с этим код следующей задачи запи- сываетс  в регистр 40.2. Далее коды задач записываютс  в описанном пор дке.

Если на входе 31 (36) по вл етс  единичньш сигнал, свидетельствующий о том, что в устройстве есть свободные процессоры, то информаци  первого регистра 40.1 поступает в освобо- дивщийс  процессорi

Далее необходимо информацию, со- держащуюс  в блоке 23 (24) регистров сдвинуть. Происходит это следующим образом. Синхросигнал с входа 29 (34) через открытый элемент устанавливает триггер 45 в единичное состо ние, который открывает элемен И 47, При этом синхросигнал с входа

30(35), которьш выдаетс  с задержкой относительно синхросигнала по входу 29- (34), поступает через от- крытьй элемент И 47 и через элементы ИЛИ 44 на тактовые входы всех регистров 40. Так как каждый регистр св зан с последующим через блок элементов ИЛИ 41, то в них записываетс  информаци  из следующего регистра. Таким образом, в первый записываетс  информаци  второго регистра, во второй - третьего и т.д. Синхросигнал п

5 ,,

л с

Q е

5

входу 30 (35), кроме того, устанавливает триггер 45 по своему заднему фронту в нулевое состо ние.

Как только освободитс  один из процессоров, о чем свидетельствует по вление единичного сигнала .на выходе элемента ИЛИ 17, открываетс  коммутатор 14 дл  передачи информации с выхода блока 23 регистров. Информаци  с выходов блока 23 регистров поступает в освободившийс  канал. Далее устройство функционирует аналогично описанному.

Рассмотрим работу устройства в случае, когда во врем  обработки задачи процессор выдает сигнал о неисправности . Допустим, что в процессе обработки задачи какой-то процессор в ыдает сигнал неисправности, который поступает на cooтвeтcтвyюш й . Это означает, что задачу, хран ющуюс  в регистре 3 данного канала , необходимо повторно передать на входы устройства дл  выполнени  ее в другом исправном процессоре.

При. по влении сигнала о неисправности процессора на входах соответствующего элемента И-НЕ 9 все сигналы оказываютс  единичными. Поэтому нулевой сигнал с его выхода, воздейству  на соответствующий инверсный вход коммутатора 25, открывает его дл  передачи информации с выхода регистра 3 через коммутатор 25.

Далее по синхронизирующему сигналу с первого выхода генератора 26 код задачи, в зависимости от зан тости процессоров, либо записываетс  в блок

24регистров, либо сразу поступает

в свободный процессор через коммутатор 14. Синхронизирующий сигнал с второго выхода генератора 26 через элемент И 8 поступает на вход элемента ИЛИ 11 и сбрасывает регистр 3. Таким образом, с выхода элемента ИЛИ 12 снимаетс  единичный сигнал. На выходе элемента И-НЕ 9 по вл етс  единичный сигнал, который разрещает другим каналам подключать выходы своих регистров 3 к выходу.коммутатора 25.

Если задача с выхода коммутатора

25записываетс  в блок 24 регистров,, то на выходе элемента ИЛИ 22 по вл етс  единичный сигнал. Этот сигнал через элемент ИЛИ 20 запрещает по-, стуштение информации с выхода .коммутатора 26 через коммутатор 14, а также через элементы ИЛИ 21, 18 и 19 все другие входы коммутатора 14.

Сигнал с выхода элемента ИЛИ 21 закрывает элемент И 27, после чего, даже если по витс  единичный сигнал на выходе элемента ИЛИ 17, он не передаетс  в блок 23 регистров до тех пор, пока не будут обслужены все задачи из блока 24 регистров.

Claims (1)

1. Формула изобретени 

   Устройство дл  распределени  заданий процессорам, содержащее первый блок регистров, первый коммутатор , первый и второй блоки элементов И, первый, второй и третий элементы ИЛИ, генератор импульсов и каналы, каждый из которых содержит триггер, первый и второй блоки элементов И, первый элемент ИЛИ, причем группа выходов первого блока регистров соединена с первой группой информационных входов первого коммутатора и с входа ми первого элемента ИЛИ, выход которого подключен к -пр мому входу второго элемента ИЛИ,выход которого соединен с управл ющим входом первого блока элементов И, выходы которого под ключены к информационным входам первого блока регистров, выход третьего элемента ИЛИ подключен к инверсному

   целью повышени  надежности за счет выполнени  задач даже при отказе выполн вших их процессоров, в него дополнительно введены второй блок регистра , четвертый п тый и шестой элементы ИЛИ, элемент И, второй коммутатор , а в каждый канал введены регистр, второй и третий элементы ИЛИ, первый, второй и третий элементы И, элемент И-НЕ, входы кодов задач устройства подключены к второй группе информационных входов первого коммутатора и к группе входов пер вого блока элементов И, группа выходов второго коммутатора подключена к входам четвертого элемента ИЛИ, к третьей группе информационных входов первого коммутатора и к группе входов второго блока элементов И, группа выходов которого подключена к группе информационных входов второго блока регистров, группа выходов кото рого соединена с четвертой группой информационных входов первого коммутатора и с входами п того элемента ИЛИ, выход которого подключен к второму управл ющему входу первого коммутатора , а также к соответствующему входу че твертого элемента ИЛИ, выход которого подключен к третьему управл ющему входу первого коммутатора и к соответствующему входу первого элемента ИЛИ, выход четвертого элемен та ИЛИ подключен к инверсному входу

   входу второго элемента ИЛИ, выход которого подключен к первому управл ю- элемента И, выход которого подключен

   щему входу первого, коммутатора, груп,- входу разрешени  записи первого

   блока регистров, выход п того эле- мента ИЛИ подключен к пр мому входу шестого элемента ИЛИ, выход которого 40 подключен к четвертому управл ющему входу первого коммутатора и к управл ющему входу второго блока элементов И, выход третьего элемента ИЛИ подключен к пр мому входу элемента 45 И, к инверсному входу шестого элемента ИЛИ и к входу разрешени  запипа выходов которого подключена к группам выходов первого и второго блоков элементов И первого канала, к .первым управл ющим входам первого и второго блоков элементов И каждого канала подключены соответственно пр мой и инверсный выходы триггера данного канала,группа входов перво- го и второго блоков элементов И каждого канала, начина  с второго, соединена с группой выходов первого блока элементов И предыдущего канала, в каждом канале вьгходы второго блока элементов И  вл ютс  соответствующей группой выходов устройства и соединены с входами первого элемента ИЛИ своего кана.ла, выход которого подключен к тактовому входу триггера

   си второго блока регистров, первый выход генератора импульсов подключен к первым синхронизирующим вхо- 50 дам блоков регистров, второй выход генератора импульсов подключен к вторым синхронизирующим входам бло-г ков регистров, в каждом канале группа выходов второго блока элементов И

   своего канала, инверсные выходы триг- подключена к группе информационных

   геров каждого канала подключены к входам третьего элемента ИЛИ за счет обеспечени  выполнени  задач, о т- личающе е с  тем, что, с

   7081

   fO

   15

   20

   25 JQ

   целью повышени  надежности за счет выполнени  задач даже при отказе выполн вших их процессоров, в него дополнительно введены второй блок регистра , четвертый п тый и шестой элементы ИЛИ, элемент И, второй коммутатор , а в каждый канал введены регистр, второй и третий элементы ИЛИ, первый, второй и третий элементы И, элемент И-НЕ, входы кодов задач устройства подключены к второй группе информационных входов первого коммутатора и к группе входов первого блока элементов И, группа выходов второго коммутатора подключена к входам четвертого элемента ИЛИ, к третьей группе информационных входов первого коммутатора и к группе входов второго блока элементов И, группа выходов которого подключена к группе информационных входов второго- блока регистров, группа выходов которого соединена с четвертой группой информационных входов первого коммутатора и с входами п того элемента ИЛИ, выход которого подключен к второму управл ющему входу первого коммутатора , а также к соответствующему входу че твертого элемента ИЛИ, выход которого подключен к третьему управл ющему входу первого коммутатора и к соответствующему входу первого элемента ИЛИ, выход четвертого элемента ИЛИ подключен к инверсному входу

   си второго блока регистров, первый выход генератора импульсов подключен к первым синхронизирующим вхо- 50 дам блоков регистров, второй выход генератора импульсов подключен к вторым синхронизирующим входам бло-г ков регистров, в каждом канале группа выходов второго блока элементов И

   входов регистра своего канала, выходы регистров подключены к соответствующим группам информационных входов второго коммутатора, первый выход

   генератора импульсов подключен к первому входу первого элемента И первого канала, к синхровходу регистра первого канала и ко второму управл ющему входу второго блока элементов И первого канала, выход первого элемента И каждого канала соединен с вторым управл ющим входом второго блока элементов И, с синхровходом регистра и с первым входом первого элемента И следующего канала, единичный выход триггера каждого канала соединен с вторым входом первого элемента И своего канала, инверсный выход триггера каждого канала подключен к входу разрешени  записи регистра своего канала, каждый сигнальный вход первой группы сигнальных входов устройства соединен с первым входом второго элемента И своего канала, второй выход генератора импульсов соединен с вторым входом второго элемента И каждого канала, выход второго элемента И канала подключен к входу сброса триггера своего канала и к первому входу второго элемента ИЛИ своего канала, выход которого подключен к входу сброса регистра своего канала, выходы регистра канала подключены к входам третьего элемента ИЛИ своего канала, выход которого подключен к соответствующему входу элемента И-НЕ своего канала, выход которого подключен к

   соответствующим входам элементов

   И-НЕ остальных каналов, выход элемента И-НЕ каждого канала соединен с соответствующим управл ющим входом группы управл ющих входов второго

   коммутатора и с инверсным входом второго элемента И своего канала, каждый сигнальный вход второй группы сигнальных входов устройства соединен с соответствующим входом

   элемента И-НЕ одноименного канала и с единичным входом триггера своего канала, второй выход генератора импульсов соединен с пр мым входом второго элемента И и с вторым входом

   второго элемента ИЛИ всех каналов.

   - 2

   Фиг/

   Я

   Фиг. 2

   .J

   V П{Ъ1}