SU1545219A1 - Многоканальное устройство дл распределени заданий процессорам - Google Patents

Abstract

Изобретение относитс  вычислительной технике и может быть использовано в многомашинных вычислительных системах дл  распределени  нагрузок между ЭВМ. Цель - расширение области применени  и повышение отказоустойчивости за счет возможности перераспределени  запросов абонентов от отказавшихс  процессоров. Многоканальное устройство дл  распределени  заданий процессорам содержит K(K - число процессоров) каналов, каждый из которых содержит две группы элементов И, два регистра, шесть триггеров, п ть элементов И, четыре элемента ИЛИ, два дешифратора, три счетчика . 1 ил.

Description

Изобретение относитс  к вычислительной технике, в частности к устройствам распределени  заданий между процессорами, и может быть использовано в многомашинных вычислительных системах дл  распределени  нагрузки между процессорами (ЭВМ).

Целью изобретени   вл етс  расширение области применени  и повышение отказоустойчивости за счет возможности перераспределени  запросов абонентов от отказавших процессоров через общую магистраль.

На чертеже представлена структур- «.д  схема (одного канала устройства).

Канал устройства содержит регистры 1 и 2, группы элементов И (магистральные усилители) 3 и 4, элемент ИЛИ 5 и 6, триггеры 7-10, элементы И 11-14, дешифратор 15, вход 16 начальной установки, сигнальный выход 17 готовности, кодовый выход 18 канала устройства, распределитель 19 импульсов, содержащий счетчик 20 и дешифратор 21, счетчики 22 и 23, триггеры 24 и 25 запроса, элемент И 26, ИЛИ 27 и 28, сигнальные выходы 29 и 30, общую магистраль 31, общие линии 32-34, кодовый вход 35 канала, вход 36 синхронизации распределител  19 импульсов, вход 37 запроса, управл ющие входы 38 и 39 чтени , синхровход 40 канала, вход 41 установки триггера 7.

Устройство работает следующим образом.

Дл  начальной установки подаетс  сигнал на вход 16, при этом в триггеры 8 и 9 записьюаетс  О, в триггер 10 - 1, а счетчик 20 устанавливаетс  в исходное нулевое состо ние .

Запрос от К-го источника запросов (абонента) заноситс  в регистр 1

с входа 35 по сигналу 37. Если К-и процессор, закрепленный дл  обслуживани  запросов от К-го абонента, исправен , о чем свидетельствует состо ние триггера 7, то через элемент И 11 по сигналу 37 в триггер 24 записываете   1 и подаетс  сигнал на вход 29 прерывани  К-го процессора . Код запроса процессор счи- тывает с регистра 1 через группу элементов ИЗ по сигналу 39, при этом в триггере 24 записываетс  О. Если К-й процессор неисправен, о чем свидетельствует состо ние триггера 7, то по синналу на входе 37 через элемент И12 и элемент ИЛИ 5 производитс  запись 1 в триггер 8. Единичное состо ние триггера 8 К-го канала соответствует запросу от К-го канала устройства на перераспределени  запросов от К-го абонента через общую магистраль 31. Распределители 19 импульсов всех каналов последовательно циклически перебирают числа от 0 до М (М - число каналов), причем состо ни  счетчиков 20 распределител  19 импульсов различных каналов совпадают, так как дл  их работы используетс  одинакова  частота с входа 36.

.Если в триггере 8 К-го канала имеетс  1 и счетчик 20 находитс  в К-м состо нии, при котором на К-м выходе дешифратора 21 и выходе распределител  19 К-го канала по вл етс  1, то при О состо нии триггера 9 на выходе элемента И 13 формируетс  сигнал, по которому через группу элементов И 4 код запроса с регистра 1 К-го канала выдаетс  на общую магистраль 31. По сигналу с выхода элемента И13 через элемент ИЛИ7 на линию 32 выдаетс  1, на линии 33 в это врем  имеетс  О,

так как при О состо нии триггера 9 на выходе элемента HI 4 - О. При 1 на линий 32 и О на линии 33 возбуждаетс  первый выход дешифратора 15, и в триггеры 9 записываетс  1 при этом состо нии триггеров 9 и 1 0 блокируетс  формирование единицы на выходе элемента И 13, в результате чего блокируетс  передача запросов че- рез общую магистраль 31. При состо нии триггеров 9 и 10 начинает- .с  поиск процессора, способного прин ть на обслуживание запрос, переданный через общую магистраль 31 и

Q Q 5 Q

Q ,

5

0

занесенный в регистры 2 всех каналов по сигналу на первом выходе дешифратора 1 5.

При (К + 1)-м состо нии счетчика 20, если (К + 1)-й процессор исправен (в триггере 7 имеетс  1), то на выходе элемента по вл етс  сигнал 1 записи в триггер 25. При состо нии триггера 25 на выход 30 требовани  прерьюани  процессора соответствующего канала выставл етс  сигнал. Если процессор (К + 1)-го канала не исправен, то при (К + 2)-м состо нии счетчика 20 провер етс  исправен ли процессор (К + 2)-го канала и т.д. По сигналу на выходе элемента И14, вырабатываемого при выделении процессора, загружаемого на выполнение запроса, переданного через общую магистраль 31 , кроме выдачи этому процессору требовани  прерывани  на вход 30, Производитс  выдача 1 на линию 33 через элемент ИЛИ27. При этом, так как триггер 9 в состо нии, на выходе элемента И13 и на линии 32 имеетс  О, в результате чего возбуждаетс  второй выход дешифратора 15. По сигналу на втором выходе дешифратора 15 триггер 10 устанавливаетс  в состо ние,- блокирующее прохождение сигналов через элемент Ш4 (прохождение сигналов через элемент И13 блокируетс  сохраненной состо нием триггера 9).

Процессор, получивший требование приема запроса, распределенного через общую магистраль 31, с выхода 30 считывает код запроса с регистра 2 по сигналу с входа 38, при этом в триггер 25 записываетс  О и через элементы ИЛИ 5 и 27 на линии 32 и 33 выставл ютс  1, в результату чего возбуждаетс  третий выход дешифратора 15, устанавливающий триггеры 9 и 10 в исходное состо ние 01, при котором расрешаетс  распределение через общую магистраль 31 запросов от абонентов неисправных процессоров.

Выдача запросов абонентов с входа 35 в регистр 1 разрешена при О в триггере 8.

Дл  исключени  рассогласовани  ра боты счетчиков 20 при достижении счетчиком 20 какого-либо канала максимального кода М через выход 18 на линию 34 выдаетс  сигнал установки

51

счетчика 20 всех каналов н исходное состо ние.

Неисправность процессора определ етс  по отсутствию реакции на запрос прерывани  с выхода 29 в течение заданного времени, определ емо jro коэффициентом пересчета счетчика 22 (сторожевого таймера) и частоты на входе 40. Считаетс , что, если

процессор в течение указанного времени производит считывани  кода запроса с регистра 1, то он исправен, если нет, то не исправен. При требовании прерывани  н триггер 24 за- писываетс  1, при этом снимаетс  уровень установки счетчика 22 и разблокируетс  его счетный режим. Но сигналу 39 чтени  содержимого регистра 1 считываетс  через группу элементов К 3, при этом в триггер 24 записываетс  О. При О в триггере 24 в счетчик 22 записываетс  О, а счетный режим блокируетс . Если за заданный интервал времени считывани  содержимого регистра 1 по сигналу 39 не производитс , то по сигналу переноса счетчика 22 в триггер 7 записываетс  О, чем фиксируетс  факт отказа процессора. По сигналу переноса счетчика 22 в триггер 24 записываетс  О, а в триггер 8 - 1. При записи 1 в триггер 8 выставл етс  требование на перераспре- деление запроса через общую магистраль . При формировании сигнала на выходе элемента И 13 производитс  распределение запроса, занесенного в регистр 1, через общую магистраль 31, как это рассмотрено выше. Второй счетчик 23 предназначен дл  идентификации отказа процессора по отсутствию его реакции в течение заданного интервала времени на запрос, перераспределенный через общую магистраль 31 .

Счетный режим счетчика 23 разблокируетс  после передачи запроса с регистра 1 канала, отказавшего процессора , через общую магистраль 31 при записи О в триггер 10. Если в течение заданного интервала -времени (определ емого коэффициентом пересчета счетчик 23 и частотой на входе 40) запрос прин т в один из процессоров (т.е. произошло чтение кода запроса с регистра 2 по сигналу чтени  на входе 38), то по сигналу 38 чтени  и передаче через линии 32

д

5 0

5

0

5

0

5

0

5

9

н 33 кода 11 по сигналу на третьем

выходе дешифратора 1 5 в триггеры 9 ; и 10 всех каналов устанавливаютс  в состо ние 01, при котором счетный режим счетчиков 23 блокируетс . Если за заданный интервал времени сигнала Подтверждени  приема запроса не передаетс  (сигнал 11 через линии 34 и 33), то на выходе переноса счетчика 23 всех каналов формируетс  сигнал, по которому во всех каналах триггер 10 устанавливаетс  в -е состо ние (триггер 9 в 1), разрешающее формирование сигнала на выходе элемента И14. При этом реализуетс  распределение запроса, занесенного в регистры 2, в один из исправных процессоров, как это описано выше. (Продолжаетс  поиск процессора, способного прин ть запрос , распределенный через общую магистраль ). По сигналу переноса счетчика 23 канала, процессор которого получил запрос на прерывание с выхода 30, происходит запись О в триггер 7, чем фиксируетс  факт отказа процессора соответствующего канала. Сигнал переноса счетчика 23 передаетс  на вход обнулени  триггера 7 через элемент И26, открытый при состо нии триггера 25.

Claims (1)

1. Формула изобретени 

   Многоканальное устройство дл  распределени  заданий процессорам, со держащее К (где К - число процессоров ) каналов, каждый из которых содержит первую и вторую группы элементов И, первый и второй регистры, первый счетчик, первый и второй дешифраторы , с первого по третий триггеры , с первого по четвертый элементы К, первый и второй элементы ИЛИ, причем вход запроса каждого канала устройства соединен с синхровходами первого регистра, информационный вход которого соединен с входом кода запроса канала и  вл етс  входом устройства, первый вход чтени  кода запроса которого  вл етс  входом устройства дл  подключени  к одноименному выходу процессора и соединен с первыми входами элементов И первой группы, выходы которых объединены по схеме МОНТАЖНОЕ ИЛИ с соответствующими выходами второго регистра и  вл ютс  информационным выходом канала устройства дл  подключени  к информационному входу процессора ,вход начал.нон установки устройства соединен с входами установки в О первого и второго триге- геров и первого счетчика, выход которого соединен с входом первого дешифратора , первый выход которого соединен с первыми входами первого и второго элементов И, второй вход пер вого элемента И соединен с пр мым выходом второго триггера, инверсный выход которого соединен с вторым входом второго элемента И, вход третьего триггера соединен с третьими входами первого и второго элементов И, выход второго элемента И соединен с первым входом первого элемента ИЛИ, с синхровходом первого триггера и первыми входами элементов И второй группы, вторые входы которых соединены с вторыми входами элементов И первой группы и с соответствующими выходами первого регистра , выходы элементов И второй группы всех каналов объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с соответствующими информационными входами вторых регистров всех каналов устройства, вторые выходы первых дешифраторов всех каналов устройства объединены по схема МОНТАЖНОЕ ИЛИ и соединены с входами управлени  записью первых счетчиков всех каналов устройства, выходы первых элементов ИЛИ объединены по схеме МОНТАЖНОЕ 1 1ПИ и соединены с первыми входами вторых дешифраторов всех каналов устройства, выходы вторых элементов ИЛИ всех каналов объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с вторыми входами вторых дешифраторов всех каналов устройства , в каждом канале второй вход чтени  кода запроса канала  вл етс  выходом устройства дл  подключени  к одноименному выходу процессора и соединен с вторым входом первого и первым входом второго элемента ИЛИ, второй вход второго элемента ИЛИ соединен с выходом первого элемента И, четвертый вход второго элемента И соединен с выходом первого триггера, информационные входы первого и второго триггеров и первого счетчика соединены с шиной логического нул  устройства, первый тактовый вход канала устройства соединен с с уммируклним входом перво0

   0

   5

   0

   5

   0

   5

   0

   5

   го счетчика, информационный вход третьего триггера соединен с тиной логической единицы устройства, о т - л и ч а ю щ е е с.  тем, что, с целью расширени  области применени  и повышени  отказоустойчивости устройства за счет возможности перераспределени  запросов абонентов от отказавшего процессора, в каждый канал введены второй и третий счетчики , третий и четвертый элементы ИЛИ, с четвертого по шестой триггеры , п тый элемент И, причем вход запроса канала устройства соединен с первыми входами третьего и четвертого элементов И, выходы которых соединены соответственно с входом установки в 1 четвертого триггера и с первым входом третьего элемента ИЛИ, выход которого соединен с вхо- дом установки в 1 первого триггера , второй вход третьего триггера ИЛИ соединен с входом установки в О п того триггера и с выходом пе- репопнени  третьего счетчика, вход блокировки которого соединен с инверсным выходом четвертого триггера, п тый выход и выход установки в О которого соединены соответственно с первым выходом признака поступлени  запроса устройства дл  подключени  к первому входу прерывани  процессора и с первым входом чтени  кода запроса канала устройства, пр мой выход п того триггера соединен с вторым входом третьего и четвер- тцм входом первого элементов И, второй вход четвертого элемента И соединен с инверсным выходом п того триггера, синхровход которого соединен с выходом п того элемента И, первый вход которого соединен с выходом переполнени  четвертого счетчика и первым входом четвертого элемента ИЛИ, второй вход которого соединены соответственно с входом начальной установки канала устройства и с входом установки в 1 третьего , пр мой выход которого соединен с входом блокировки четвертого счетчика, суммирующие входы третьего и четвертого счетчиков соединены с вторым тактовым входом канала устройства , второй вход чтени  кода запроса которого соединен с входом разрешени  чтени  второго регистра и с входом установки в О шестого триггера, выход которого соединен

   37 35

   1

   7

   39

   30

   10

   TL