RU1829033C - Устройство приоритета - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при управлении очередностью обращени  нескольких процессоров к коллективно используемому ресурсу вычислительной системы. Целью изобретени   вл етс  расширение области применени  устройства за счет определени  отказавших микропроцессоров и маскировани  их последующей работы. В устройство введены регистры запросов и отказов, блок выделени  крайней единицы, элемент ИЛИ-И, триггер, треть  группа элементов ИЛИ, втора  группа элементов И, пороговый элемент, блок настройки , два однозибратора, с второго по п тый элементы И, второй элемент ИЛИ. 1 з.п, ф-лы, 3 ил.

Description

Изобретение относитс  к вычислительной технике (к устройствам приоритета) и может быть использовано при управлении очередностью обращени  нескольких процессоров к коллективно используемому ресурсу вычислительной системы.

Целью изобретени   вл етс  расширение области применени  устройства за счет определени  отказавших микропроцессоров и маскировани  из после работы.

При использовании изобретени  может быть получен положительный эффект за счет исключени  холостых тактов работы устройства при передаче ресурсов микропроцессорной системы от одного микропроцессора к другому, а также за счет маскировани  реакций отказавших микропроцессоров и их отключени  от системной магистрали.

Расширение области применени  достигаетс  введением регистра запросов, схемы выделени  крайней единицы, элемента 2 ИЛИ-НЕ, триггера, третьего блока элементов ИЛИ, третьего блока элементов И, порогового элемента, блока настойки, первого и второго одновибраторов, второго-п того и второго И, второго элемента ИЛИ, позвол ющих уменьшить врем  передачи управлени  ресурсами микропроцессорной системы от одного микропроцессора к другому, фиксировать отказы микропроцессоров и осуществл ть маскирование отказавших микро- процессоров в течение работы микропроцессорной системы.

Фиг. 1-5 иллюстрируют предлагаемое изобретение.

На фиг. 1 приведена функциональна  схема устройства приоритета; на фиг. 2 00

hO 4D О GO 00

функциональна  схема блока настройки; на фиг. 3 - временна  диаграмма работы устройства приоритета.

Устройство приоритета содержит регистр 1 кода, регистр 2 запросов, регистр 3 управлени , регистр 4 захвата, регистр 5.1- 5.п числа циклов, регистр 6 отказов, счетчик 7 тактов, счетчик 8 циклов, триггер 9, блок 10 настройки, дешифратор 11, схему 12 выделени  крайней единицы, блок 13 пороге- вых элементов, пороговый элемент 14, первый и второй одновибраторы 15, 16, элемент 2 И-ИЛИ 17, первый-п тый элементы И 18-22, схему 23 сравнени , первый элемент ИЛИ 24, первый блок элементов И 25, второй блок элементов ИЛИ 26, второй блок элементов И 27, третий блок элементов ИЛ И 28, первый блок элементов ИЛИ 29, третий блок элементов И 28, первый блок элементов ИЛИ 29, третий блок элементов ИЛИ 30, второй элемент ИЛИ 31, выход 32 регистра 2 запросов, выход 33 схемы 12, выход 34 регистра 3 управлени , вход 35 шины данных , вход 36 шины адреса, управл ющий вход 37, входы 38 сигналов установки, вход 39 первой последовательности и импульсов, вход 40 второй последовательности и импульсов , вход 41 сигналов синхронизации (CYNC), входы 42.1-42.п подтверждени  захвата , информационный выход 43 блока 10 настройки, первый и второй управл ющие выходы 44, 45 блока 10 настройки, выход 46 сигналов отказа, выходы 47.1-47.п захвата.

Блок настройки 10 (фиг. 2) содержит триггер 48, одновибратор 49, элемент И 50, пороговый элемент 51, коммутатор 52, элемент НЕ 53, переключатель 54 кода, переключатель 55 режима, переключатель 56 пуска, выход 57 порогового элемента 51, выход 58 переключател  54 кода.

Устройство приоритета функционирует следующим образом.

В каждый момент времени в активном состо нии находитс  только один из микропроцессоров . Переключение микропроцес- соров в активный и пассивный режим работы осуществл етс  после выполнени  ими заданного количества машинных циклов . Переключение осуществл етс  устройством приоритета. Каждому из микропроцессоров системы устройство приоритета предоставл ет возможность находитьс  в активном режиме в течение количества циклов, переключа  их в пор дке приоритета. Счет выполненных каждым из микропроцессоров циклов производитс  в устройстве приоритета по сигналам синхронизации , поступающим от микропроцессоров . В случае равенства количества отработанных микропроцессором циклов

количеству заданных ему циклов, з также при наличии сигналов, подтверждающих нахождение всех микропроцессоров в пассивном состо нии, в устройстве приоритета вырабатываютс  следующие сигналы, перевод щее следующий по приоритету микропроцессор в активное состо ние и перевод щее остальные микропроцессоры в пассивное состо ние. Микропроцессоры могут работать как по одной, так и по разным программам, передава  друг другу параметры через выдел емую область ОЗУ.

Конкретна  реализаци  устройства приоритета зависит от количества микропроцессоров в системе и особенностей перевода микропроцессоров в пассивный режим.

Работу устройства рассмотрим на примере микропроцессорной системы на базе микропроцессоров серии КР580.

В исходном состо нии все элементы пам ти устройства (регистры 1,2,3,5,6, счетчики 7,8) обнулены, а все триггеры регистра 4 наход тс  з единичном состо нии.

При этом через выходы 47.1-47.П на выходы захвата 1-го-п-го микропроцессоров поступают единичные сигналы. Все микропроцессоры микропроцессорной системы находитс  в состо нии захвата.

Перед началом работы системы с помощью переключателей 54 в блоке 10 настройки (фиг. 2) набираетс  код микропроцессора, начинающего функционирование первым и число циклов, выделенных дл  его работы. Этот код поступает на выход 43 блока 10 настройки.

При нажатии переключател  56 пуска триггер 48 переходит в единичное состо ние . При этом возбуждаетс  одноаибратор 49 и на выходе 45 блока 10 по вл етс  импульс . По переднему фронту импульса код с выхода 43 блока 10 записываетс  в регистр 1. Код числа циклов с первого выхода регистра 1 поступает на информационные входы регистров 5.1-5.П, а код номера процессора i и соответствующего регистра 5.i (,n) со второго выхода регистра 1 поступает на информационный вход дешифратора 11. По заднему фронту импульса с выхода 45 блока 10 запускаетс  одновибратор 15. Он открывает дешифратор 11, При этом возбуждаетс  сигнал на i-м выходе дешифратора 11, соответствующем номеру активизируемого микропроцессора. По заднему фронту этого сигнала в регистр 5.i записываетс  число циклов, выделенное дл  работы i-ro микропроцессора . На выходе элемента ИЛИ 29,i при этом по вл етс  единичный сигнал и поступает через элемент И 24.i на 1-й информационный вход информационного входа регистра 2.

При переключении переключател  режима в блоке 10 в рабочее положение начинаетс  работа системы. В этом случае на выходе 44 по вл етс  высокий уровень сигнала , выходы порогового элемента 51 переход т в высокоимпедансное состо ние и отключают выходы 58 переключател  54 от выходов 43 блока 10. Сигналы с выхода 44 блока 10 открывает по V-входу регистр 3 и счетчик 8. При поступлении очередного импульса последовательности F1 со входа 39 в регистр 2 запишетс  информаци , поступивша  на его информационные входы и триггер 9 переключател  в единичное состо ние . Схема 12 выделени  крайней единицы формирует унитарный код, определ ющий номер наиболее приоритетного процессора (в рассматриваемом случае на i-м выходе (выход 33.i) схемы 12 по вл етс  единичный сигнал. При поступлении на вход 40 очередного импульса F2 на выходе элемента И 19 по вл етс  сигнал. По заднему фронту этого сигнала в регистр 3 записываетс  унитарный код i-ro микропроцессора и обнул етс  счетчик 8. Единичный сигнал с выхода 34.i регистра 3 поступает на элементы 24, 26i элементы И 27.1 30.1-30.i и открывает пороговый элемент 13.1. При этом код числа циклов работы 1-го процессора с регистра 5.i через пороговый элемент 13,i и группу 25 элементов И поступает на схему 23 сравнени . На выходе схемы 23 сравнени  в этом случае сигнал исчезает, т.к. содержимое счетчика 8 равно нулю. По очередному импульсу со входа 39 триггер 9 обнул етс , а триггер 4.i регистра 4 устанавливаетс  в нулевое состо ние. При этом сигнал на выходе 47.i регистра 4 исчезает и i-й микропроцессор включаетс  в работу (переводитс  в активный режим), Микропроцессору предоставл ютс  ресурсы микропроцессорной системы. По очередному импульсу со входа 40 i-й процессор формирует сигнал CYNC (синхро) и выдает его на вход 41 устройства . По сигналу CYNC начинаетс  первый цикл работы i-ro микропроцессора. По очередному импульсу со входа на выходе элемента 18 по вл етс  сигнал и обнулит счетчик 7. По заднему сигналу CYNC содержимое счетчика 8 увеличиваетс  на единицу . Далее i-й микропроцессор выполн ет первый машинный цикл. При поступлении в течение цикла очередных импульсов на входы 39,40 состо ние за вл емого устройства не измен етс . При переходе микропроцессора к следующему циклу работы на вход 41 поступает сигнал CYNC.

При наличии этого сигнала происход т следующие событи : содержимое счетчика 8 увеличиваетс  на единицу, и при действии импульса со входа 39 обнул етс  счетчик 7

и микропроцессор приступает к выполнению очередного (второго) цикла аналогично описанному выше алгоритму. Если этот цикл не  вл етс  последним из числз циклов , выделенных микропроцессору то уст0 ройство приоритета функционирует аналогично описанному выше. Если очередной машинный цикл  вл етс  последним, то заднему фронту сигнала CYNC счетчик 8 увеличивает свое состо ние на единицу.

5 При этом выполн етс  равенство .2 и на выходе схемы 23 сравнени  по витс  сигнал. Этот сигнал поступит на D-вход триггера 9 и через элементы ИЛИ 31.1-31 .п - на информационные входы реги0 стра 4. По переднему фронту очередного импульса со входа 39 все триггеры регистра 4 перевод тс  в единичное состо ние. По заднему фронту этого импульса триггер 9 переходит а единичное состо ние. Единич5 ный сигнал с выхода 47.i устройства поступает на вход захвата i-ro микропроцессора. Микропроцессор завершает выполнение последнего машинного цикла и при возможности перевода шин адреса и данных в вы0 сокоимпедансное состо ние выдает сигнал подтверждени  захвата на вход 42,i устройства . Так как до этого момента на входы 42.1, 42.2,...42.(1-1) в состо нии 42.(i+1)..., 42.п (остальные микропроцессоры системы)

5 находились з состо нии захвата, поступали единичные сигналы, то на выходе элемента 2И-ИЛИ 17 по вл етс  единичный сигнал. Этот сигнал открывает по V-входу триггер 9, закрывает элемент И 18. По очередному им0 пульсу со входа 39 триггер 9 переводитс  Б единичное состо ние и подтверждаетс  единичное состо ние триггеров регистра 4 и в регистр 2 запишутс  сигналы ° просов микропроцессоров, требующих работы (с

5 выходов соответствующих элементов 29 ИЛИ). Схема 12 выдел ет унитарный код наиболее приоритетного (например j-ro микропроцессора и выдает его на информационный вход регистра 3. По очередному

0 импульсу со входа 40 устройства этот код записываете:-: в регистр 3 и запускаетс  од- новибрзтор 15. Сигнал с выхода одновибра- тора 16 обнул етс  счатчик 8.

Так как j-й триггер регистра 3 перевелс 

5 в единичное состо ние, то откроетс  пороговый элемент 13.j, по в тс  сигналы на выходах элементов ИЛИ 30.1, 3Q.2,...30Q-1), 30.j и нулевой сигнал из выходе элемента ИЛИ 26.j. По очередному импульсу со входа 39 изменитс  содержимое регистра 4 и на

выходе 47.J устройства сигнал исчезнет. После этого j-й микропроцессор перейдет в активное состо ние. Сигналы на выходе 41 ,j и на выходе схем 23 сравнени  исчезают. Далее в процессе работы j-ro микропроцес- сора за вл емое устройство функционирует описанному выше алгоритму.

В процессе функционировани  микропроцессорной системы активизированный (j-й) микропроцессор () программно за- гружает в соответствующие регистры 5.1- 5.п информацию о микропроцессорах, которым в последующем будут предоставл тьс  ресурсы и число циклов, выдел емых дл  их работы. В этом случае за вл емое устройство выступает как порт вывода, j-й микропроцессор выставл ет на шине 35 данных необходимую информацию (номер микропро- цессора и число циклов его работы ). Адрес за вл емого устройства, которое  вл етс  портом вывода с шины адреса поступает на вход 36 устройства. На вход 37 устройства с шины управлени  поступает сигнал вывода (например, сигнал на выходе TR микропроцессора КР580ВМ80А). Вре- менные соотношени  между этими сигналами определ ютс  типом используемого микропроцессора и выбираютс  исход  из обеспечени  устойчивой работы системы. При обращении к за вл емому устройству как к порту вывода на выходе селектора адреса (элемент 50 И) в блоке 10 настройки по вл етс  сигнал. Этот сигнал через коммутатор поступает на вход 45 блока 10. По переднему фронту этого сигнала информа- ци  со входа 35 и выхода порогового элемента 14 записываетс  в регистр 1, а по заднему фронту запускаетс  одновибратор 16. Далее информаци  в соответствующий регистр 5.i (,n) записываетс  аналогично описанному выше алгоритму.

Если в наход щемс  в активном состо нии j-м микропроцессоре сигнал CYNC не формируетс  в течение допустимого времени , (что говорит об отказе микропроцессо- ра), то счетчик 7 переполн етс , Сигнал переполнени  с выхода счетчика 7 поступает на S-вход триггера 9 и через элемент 27.j И поступает на S-вход триггера o.i регистра 6, При этом в за вл емом устройстве фикси- руетс  отказ j-ro микропроцессора триггера S и 6J переход т в единичное состо ние и элемент 28J закрываетс . По очередному импульсу со входа 40 в регистр 3 записыва-

етс  унитарный код очередного по приори тету микропроцессора 5.k(k j) и обнул етс  счетчик 8. По очередному импульсу со входа 39 измен етс  содержимое регистра 4 и на выходе 47. К сигнал исчезнет. После этого переходит в активное состо ние k-й микро-

5

10 15 20 25 30 35 40

45 50 55

процессор. Если запрос от k-ro микропроцессора отсутствует (k j), что соответствует окончанию обслуживани  микропроцессоров с низкими приоритетами, то на выходе 33 схемы 12 будет иметь место нулевой код. При этом сигнал на выходе элемента 24 ИЛИ исчезнет и по очередному импульсу со входа 40 регистр 3 обнул етс . По импульсу со входа 39 регистр 4 изменит свое состо ние и на выходах 47.1-47.п по вл ютс  единичные сигналы. При переходе всех микропроцессоров в состо ние захвата на выходе элемента 2 И-ИЛИ 17 по витс  единичный сигнал. По очередному импульсу со входа 39 в регистр 2 запишутс  сигналы запросов с выходов элементов 29J ИЛИ и триггер 9 перейдет в единичное состо ние. Далее устройство функционирует аналогично описанному выше алгоритму. Дл  окончани  работы устройства переключатель 55 режима переключаетс  в положение настройки. При этом сигнал на выходе 44 блока 10 исчезнет и работа устройства прекращаетс  (регистр 3 и счетчик 8 не реагируют на входные сигналы).

Claims (2)

1. Формула изобретени  1. Устройство приоритета, содержащее регистр кода, л (п - число запросов) регистров числа циклов, регистр захвата, регистр управлени , счетчик циклов, счетчик тактов, дешифратор, первую группу элементов И, блок элементов И, две группы элементов ИЛИ, две группы элементов ИЛИ, схему сравнени , первый элемент ИЛИ, первый элемент И, группу пороговых элементов, причем выход числа циклов регистра кода соединен с информационными входами с первого по n-й регистров числа циклов, выходы которых соединены с информационными входами соответственно с первого по n-й пороговых элементов групп, выходы которых через монтажное ИЛИ подключены к соответствующим входам информационного входа блока элементов И, выходы которого соединены с первой группой входов схемы сравнени , выходы счетчика циклов соединены с второй группой входов схемы сравнени , выход первого элемента ИЛИ соединен с управл ющим входом блока элементов И, выходы с первого по n-й регистров числа циклов соединены соответственно с входами с первого по п-й элементов ИЛИ первой группы, выходы элементов ИЛИ второй группы соединены с соответствующими n-входами регистра захвата , выходы которого  вл ютс  выходами захвата устройства, выход номера микропроцессора регистра кода соединен с информационным входом дешифратора, выходы которого соединены соответственно с С-входами с первого по n-й регистров числа циклов, отличающеес  тем, что, с целью расширени  области применени  за счет определени  отказавших микропроцессоров и маскировани  их последующей работы, в него введены регистр запросов, регистр отказов, блок выделени  крайней единицы, элемент ИЛИ-И, триггер, треть  группа элементов ИЛИ, втора  группа элементов И, пороговый элемент, блок настройки , два одновибратора, с второго по п тый элементы И, второй элемент ИЛИ, причем вход первой последовательности импульсов устройства соединен с пр мым входом первого элемента И, выход которого соединен со счетным входом счетчика тактов , выход переполнени  которого соединен с S-входом триггера и первыми входами элементов И первой группы, выходы которых соединены с соответствующими S-вхо- дами регистра отказов, выходы которого  вл ютс  выходами отказов устройства и соединены с первой группой входов элемента ИЛИ-И с инверсными входами соответственно с первого по n-й элементов И второй группы, выходы которых соединены с соответствующими D-входами регистра запросов, выходы которого соединены с соответствующими входами блока выделени  крайней единицы, выходы которого соединены с соответствующими D-входами регистра управлени  и входами второго элемента ИЛИ, выход которого соединен с первым входом второго элемента И и с инверсным входом третьего элемента И, выход которого соединен с R-входом регистра управлени , выходы которого соединены с инверсными входами соответствующих элементов ИЛИ второй группы, с управл ющими входами соответствующих пороговых элементов группы, с входами первого элемента ИЛИ и вторыми входами элементов И первой группы, первый разр дный выход регистра управлени  соединен с первым входом первого элемента ИЛИ третьей группы j-й разр дный выход ...п) регистра управлени  соединен с первым входом j-ro элемента ИЛИ третьей группы и с 0-1)-м входом i-ro элемента ИЛИ третьей группы (1 i j), выходы с первого по (п-1)-й элементов ИЛИ третьей группы соединены с первого по (п-1)-й R-входами регистра запросов , n-й разр дный выход регистра управлени  соединен с п-м R-входом регистра запросов, вход второй последовательности импульсов устройства соединен с первыми входами четвертого и п того элементов И и входами синхронизации регистра захвата и триггера, пр мой выход которого соединен с вторыми входами второго и третьего элементов И, вход первой последовательности импульсов устройства соединен с третьими входами второго и третьего элементов И, выход второго элемента И соединен с входом синхронизации регистра управлени  и входом первого одновибратора, выход которого соединен с R-входом счетчика циклов, вход сигнала синхронизации устройства соединен с вторым входом п того элемента И

   и счетным входом счетчика циклов, выход п того элемента И соединен с R-входом счетчика тактов, выходы элементов ИЛИ первой группы соединены с пр мыми входами соответствующих элементов И второй

   группы, входы подтверждени  захвата устройства соединены с второй группой входов элемента ИЛИ-И, выход которого соединен с инверсным входом первого элемента И, V-входом триггера и вторым входом четвертого элемента И, выход которого соединен с входом синхронизации регистра запросов , входы начальной установки устройства соединены с R-входами регистра отказов, вход шины данных устройства соединен с

   информационным входом порогового элемента , вход шины адреса соединен с группой информационных входов блока настройки, вход вывода устройства соединен с управл ющим входом блока настройки , группа информационных выходов которого и выходы порогового элемента через монтажное ИЛИ соединены с D-входами регистра кода, выход управлени  режимом блока настройки соединены с разрешающим входом порогового элемента и V-входами регистра управлени  и счетчика циклов, разрешающий выход блока настройки соединен с входом синхронизации регистра кода и входом второго одновибратора , выход второго одновибратора соединен с управл ющим входом дешифратора, выход схемы сравнени  соединен с пр мыми входами элементов ИЛИ второй группы и с D-входом триггера.
2. 2. Устройство по п. 1,отличающеес  тем, что блок настройки содержит триггер, одновибратор, элемент И, пороговый элемент, переключатель кода, переключатель пуска, переключатель режима, коммутатор, элемент НЕ, причем группа информационных входов блока соединена с группами пр мых и инверсных входов элемента И, управл ющий вход блока соединен

   с инверсным входом элемента И, аыход которого соединен с первым информационным входом коммутатора, вход логического нул  устройства соединен с первыми входами переключателей кода, режима, пуска и с

   входом элемента НЕ, выход которого соединен с вторыми входами переключател  кода , переключател  режима и переключател  пуска, первый и второй выходы переключател  пуска соединены соответственно с S- и R-входами триггера, пр мой выход которого через одновибратор соединен с вторым информационным входом коммутатора, выход переключател  режима соединен с управл ющими входами порогового элемента, коммутатора и с выходом управлени  режимом блока, группа выходов переключател  кода соединена с группой информационных входов порогового элемента, выход которого  вл етс  информационным выходом блока, выход коммутатора  вл етс  разрешающим выходом блока.

   фиг. 1

   EC06S81

   5Ь

   36: 5735

   н

   W

   HJ

   U5J

   ;

   58

   51

   57

   4J

   55

   $

   52

   45

   П

   Л.

   /

   Фиг.З (пист 1)