SU1619287A1 - Многоканальное устройство дл распределени заданий процессорам - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в многомашинных вычислительных системах дл  распределени  нагрузки между процессорами. Цель изобретени  - повышение производительности путем конвейерного распределени  запросов через общую магистраль при перегрузках отдельных процессоров . Устройство содержит два регистра , три группы элементов И, два счетчика , дешифратор, четыре триггера, п ть элементов И, элемент ИЛИ, элемент И-НЕ, три элемента задержки,блок пам ти, четыре формировател  импульса , элемент разв зки. Цель изобретешь достигаетс  благодар  распределению запроса от абонента (в случае перегрузки соответствующего абоненту процессора) к другому - незагруженному - процессору через общую магист-, раль. 1 ил. а S

Description

Изобретение относитс  к вычислительной технике и может быть использовано в многомашинных вычислительных системах и локальных сет х дл  распределени  нагрузки между процессорами (ЭВМ).

Цель изобретени  - повышение производительности за счет конвейерного распределени  запросов через общую магистраль при перегрузках отдельных процессоров.

На чертеже представлена структурна  схема одного канала устройства.

Устройство содержит в каждом канале регистры 1 и 2, группы элементов И 3 и 4, счетчик 5, блок 6 пам ти , триггеры 7-9, распределитель 10 импульсов, элементы И 11-15, эле- мент И-НЕ 16, информационные магистрали 17, элемент 18 разв зки,выход 19 признака наличи  запросов, счетчик 20, дегаифратор 21, формирователь 22 импульса, элемент ИЛИ 23, формирователь 24 импульса, триггер 25, группу элементов И 26, элементы 27-29 задержки, формирователи 30 и 31 импульсов,общие линии 32-34, вход 35 кода запроса, синхровход 36, вход 37 запроса, выход 38 запроса, выход .39 признака перераспределени  запроса , вход 40 начальной установки, вход 41 чтени  признака наличи  запросов, вход 42 чтени  кода запроса, вход 43 чтени  кода перераспределени  запроса , выход 44 кода запроса, вход 45 признака зан тости процессора, вход 46 признака освобождени  процессора канала устройства.

о

го

00

л

10

15

20

Устройство работает следующим образом .

Дл  начальной установки подаетс  сигнал на вход 40, при этом триггеры 8 и 9 и счетчики 5 и 20 устанавливаютс  в нулевое состо ние.

Запрос от К-го источника запро- сов (абонента) заноситс  в регистр 1 с входа 35 по сигналу 37 при нулевом состо нии триггера 8, выход которого подключен к сигнальному выходу 39 канала .

Если К-й процессор, закрепленный дл  обслуживани  запросов К-го абонента , способен прин ть запрос (не перегружен), о чем свидетельствует единичное состо ние триггера 7, то через элемент И 1 по сигналу 37 подаетс  сигнал на выход 38 (на вход прерывани  К-го процессора). Код запроса (ректор прер.гаани ) считываетс  процессором с регистра 1 через группу элементов И по сигналу 42„

Если К-й ттроцессор не способен прин ть запрос (перегружен), о чем свидетельствует нулевое состо ние триггера 7, то по сигналу на входе 37 при записи кода запроса в регистр 1 через элемент И 12 производилс  за-, пись 1 в триггер 8.

Дл  исключени  по влени  укороченного сигнала как на выходе элемента И 11, так и на выходе элемента И 12 при переброске триггера 7 в случае прихода сигнала на входы 37 и 45 или 46 - запись в триггер 7 разрешаетс  при отсутствии сигнала на входе 37. Дл  этого вход 37 подключен к Т-входу триггера 7, работа входов которого разрешена при низком уровне на Т-входе. Элемент 27 обеспечивает задержку сигнала на врем  срабатывани  триггера 7 (по перед25

35

40

етс  одинакова  частота синхрониза ции с входа 36. Если в триггере 8 К-го канапа 1 и счетчик 20 находитс  в К-м состо нии, при котором К-и выход дешифратора и соответственно выход распределител  10 им пульсов возбужден, то при нулевом состо нии триггера 9 с выхода элемента И 13 на формирователе 30 фор мируетс  сигнал, по которому через группу элементов И 4 код запроса регистра 1 К-го канала выдаетс  на С общую магистраль 17.По сигналу ,на выходе элемента И 13 на формироват ле 22 импульса вырабатываетс  сигн сопровождени  запроса,выдаваемый на общую линию 32, по которому код запроса с общей магистрали 17 запи сываетс  в регистр 2 всех каналов, в триггеры 9 всех каналов при этом записываютс  1. По сигналу на вы ходе элемента И 13 производитс  на формирователе 30 формирование импу са установки в О триггера 8 К-го канала, выдавшего запрос на общую магистраль. При единичном состо ни триггера 9 блокируетс  формировани сигнала на выходе элемента И 13 и разрешаетс  на выходе элемента И 1 при этом передача запросов через о щую магистраль 17 блокируетс .

При единичном состо нии триггеров 9 начинаетс  поиск процессора, способного прин ть на обслуживание запрос, переданный через общую магистраль 17 и занесенный в регистры 2 всех каналов. При К-м состо нии счетчика 20 сигнал на выходе элемента И 14 не формируетс , так как в триггере 7 К-го канала ,0. При К+1-м состо нии счетчика 20, если К+1-ч способен прин ть запрос (в триггере 7 1) и блок 6 пам ти канему фронту), сн тие сигнала с входа ., нала не переполнен (на выходе эле50

37 вызывает блокировку работы элементов И 11 и 12 без задержки.

Единичное состо ние триггера 8 (сформированное по сигналу с выхода элемента И 12) К-го канала соответствует запросу от К-го канала на перераспределение запроса от К-го абонента через общую магистраль 17.

Распределители 10 импульсов всех каналов последовательно циклически перебирают числа от 0 до М (М - чис- 55 ло каналов), причем состо ни  счетчиков 20 и распределителей 10 совпа- Дыют, так как дл  их работы использумента И-ИЕ 16 1), то с формировател  31 вырабатываетс  сигнал, по которому код запроса с регистра 2 записываетс  в блок 6 пам ти по адресу со счетчика 5. По заднему фрон ту сигнала с формировател  31 на фо мирователе 24 импульса вырабатывает с  сигнал, увеличивающий содержимое счетчика 5 на 1. При переполнении блока 6 пам ти на выходе элемента И-НЕ 16 по вл етс  О, блокирующий дальнейшее занесение запросов в бло 6 пам ти этого канала. Сигнал с фор мировател  31 канала, прин вшего за

0

5

0

5

5

0

етс  одинакова  частота синхронизации с входа 36. Если в триггере 8 К-го канапа 1 и счетчик 20 находитс  в К-м состо нии, при котором К-и выход дешифратора и соответственно выход распределител  10 импульсов возбужден, то при нулевом состо нии триггера 9 с выхода элемента И 13 на формирователе 30 формируетс  сигнал, по которому через группу элементов И 4 код запроса регистра 1 К-го канала выдаетс  на С общую магистраль 17.По сигналу ,на выходе элемента И 13 на формирователе 22 импульса вырабатываетс  сигнал сопровождени  запроса,выдаваемый на общую линию 32, по которому код запроса с общей магистрали 17 записываетс  в регистр 2 всех каналов, в триггеры 9 всех каналов при этом записываютс  1. По сигналу на выходе элемента И 13 производитс  на формирователе 30 формирование импульса установки в О триггера 8 К-го канала, выдавшего запрос на общую магистраль. При единичном состо нии триггера 9 блокируетс  формирование сигнала на выходе элемента И 13 и разрешаетс  на выходе элемента И 14, при этом передача запросов через общую магистраль 17 блокируетс .

При единичном состо нии триггеров 9 начинаетс  поиск процессора, способного прин ть на обслуживание запрос, переданный через общую магистраль 17 и занесенный в регистры 2 всех каналов. При К-м состо нии счетчика 20 сигнал на выходе элемента И 14 не формируетс , так как в триггере 7 К-го канала ,0. При К+1-м состо нии счетчика 20, если К+1-ч способен прин ть запрос (в триггере 7 1) и блок 6 пам ти ка0

5

мента И-ИЕ 16 1), то с формировател  31 вырабатываетс  сигнал, по которому код запроса с регистра 2 записываетс  в блок 6 пам ти по адресу со счетчика 5. По заднему фронту сигнала с формировател  31 на формирователе 24 импульса вырабатываетс  сигнал, увеличивающий содержимое , счетчика 5 на 1. При переполнении блока 6 пам ти на выходе элемента И-НЕ 16 по вл етс  О, блокирующий дальнейшее занесение запросов в блок 6 пам ти этого канала. Сигнал с формировател  31 канала, прин вшего за5 16

прос, через элемент 18 разв зки передаетс  на линию 33, при этом триггеры 9 всех каналов устанавливаютс  в нулевое состо ние, при котором разрешаетс  распределение через общую магистраль 17 следующего запроса.

Процессоры через элемент И 15 по сигналу 41 опрашивают состо ние блоков 6 пам ти. Если в блоке 6 пам ти есть запросы, т.е. на выходе элемента ИЛИ 23 1, то процессор считывает запрос, занесенный в блок 6 пам ти с общей магистрали последним. Дл  этого процессор подает сигнал на вход 43. По сигналу на входе 43 после установки триггера 25 содержимое счетчика 5 уменьшаетс  на 1, в результате формируетс  адрес  чейки, хран щей запрос, занесенный в блок 6 пам ти последним. После формировани  адреса в счетчике 5 по сигналу с выхода элемента 28 задержки производитс  через элементы И 26 считывание кода запроса с блока пам ти 6. По следующему сигналу на входе 43 после уменьшени  содержимого счетчика 5 на 1 по сигналу с выхода элемента 28 задержки производитс  считывание следующего запроса и т.д. При нулевом состо нии счетчика 5 (запросов нет) на выходе элемента ИЛИ 23 - О и считывание запроса не производитс .

Дл  исключени  одновременного по влени  импульсов на входах +1 и -1 счетчика 5 занесение- 1 в триггер 25 при 1 на входе 43 произво-. дитс  по заднему фронту импульса синхронизации с входа 36, задержанному на элементе 29. На вход -1 счетчика 5 поступает сигнал при 1 в триггере 25, с задержкой на элементе 28 по этому сигналу производитс  запись О в триггер 25. Описанна  процедура осуществл етс  при отрицательном полупериоде синхронизации с входа 36. По переднему фронту синхроимпульса на входе 36 (положительный полупериод) производитс  увеличение на содержимого счетчика 20 и выдача сигнала с дешифратора 21 (вход разрешени  дешифратора подключен к синхровходу 36), Так как по сигналу на выходе элемента И 14 производитс  переброска триггера 9 и формирование заднего фронта сигнала на выходе элемента И 14, то сигнал на вход -Н счетчика 5 поступает в положительный

92876

полупериод синхронизации (или не позднее, чем по вл етс  сигнал на выходе элемента 29 задержки), чем обеспечиваетс  разделение по времени работы входов -Н и -1 счетчика 5.

Дл  исключени  рассогласовани  работы счетчиков 20 при достижении счетчиком 20 какого-либо канала мак- jg симального кода М на линию 34 выдает- , с  сигнал установки счетчиков 20 всех каналов в исходное нулевое состо ние.

Claims (1)

1. Формула изобретени 

   15

   Многоканальное устройство дл  распределени  заданий процессорам, содержащее в каждом канале первый и второй регистры, первую и вторую группы

   элементов И, с первого по п тый элементы И, с первого по четвертый триггеры , элемент ИЛИ, первый и второй счетчики и дешифратор, информационный вход которого соединен с выходом первого счетчика, счетный вход которого соединен с синхровходом канала устройства , вход запроса которого соединен с первыми входами первого и второго элементов И и с синхровходом

   первого регистра, информационный

   вход которого соединен с входом кода запроса канала устройства, выходы первого регистра соединены с первыми входами элементов И первой и второй

   групп, вторые входы элементов И вто- рой группы соединены с входом чтени  кода запроса канала устройства,выходы элементов И второй группы соединены с выходами кода запроса канала устройст ,ва, вход признака зан тости процессора которого соединен с входом установки в О первого триггера, инверсный выход которого соединен с вторым входом второго элемента И, первый выход

   дешифратора соединен с первыми входами третьего и четвертого элементов И, выход второго триггера соединен с вторым входом четвертого элемента И, пр мой выход первого триггера соединен

   с вторыми входами первого и третьего элементов И,вторые выходы дешифраторов всех каналов объединены через МОНТАЖНОЕ ИЛИ и соединены с входами установки в О первых счетчиков всех каналов устройства, выходы элементов И первой группы всех каналов устройства объединены через МОНТАЖНОЕ ИЛИ и соединены с информационными вход мн вторых регистров всех каналов устройства выход второго триггера каждого канала устройства соединен с выходом признака перераспределени  запроса каьа- ла устройства, вход начальной установ- ки которого соединен с входами установки в О первого счетчика, второго и третьего триггеров, отличающеес  тем, что, с целью повышени  производительности за счет кон-JQ вейерного распределени  запросов че- рез общую магистраль при перегрузках отдельных процессоров, каждый канал устройства содержит третью группу элементов И, элемент И-НЕ, блок пам - (5 ти, с первого по третий элементы задержки , с первого по четвертый формирователи импульсов, элемент разв зки , причем вход запроса канала устройства соединен с входом перво- JQ го элемента задержки и со стробиру- ющим входом первого триггера,вход установки в 1 которого соединен с входом признака освобождени  процессора канала устройства, выход перво- 25 го элемента задержки соединен с третьими входами первого и второго элементов И, выходы которого соединены соответственно с выходом запроса канала устройства и с входом установ- JQ ки в 1 второго триггера, выход первого формировател  импульсов соединен с первыми входами элементов И первой группы и с синхровходом второго триггера, входы первого и второго формирователей импульсов соединены с выходом четвертого элемента И, третьи входы третьего и четвертого элементов И соединены соответственно с пр мым и инверсным выходами третье- .Q го триггера, четвертый вход и выход третьего элемента И соединены соответственно с выходом элемента И-НЕ и с входом третьего формировател  импульса, синхровход канала устрой- ства соединен со стробирующим входом дешифратора и с входом второго элемента задержки, выход которого соединен

   35

   5 Q Q

   5

   с синхровходом четвертого триггера, выход которого соединен с вычитающим входом второго счетчика и входом третьего элемента задержки, выход которого соединен с входом установки в О четвертого триггера и с первыми входами элементов И третьей группы, вторые входы и выходы которых соединены соответственно с выходами блока пам ти и с выходами кода запроса канала устройства, вход признака чтени  перераспределенного запроса которого соединен с информационным входом четвертого триггера, информационный вход блока пам ти соединен с выходом второго регистра, выход четвертого формировател  импульса соединен с суммирующим входом второго счетчика М (где М - разр дность счетчика) выходов которого соединены с М адресными входами блока пам ти, с М входами элемента И-НЕ и с М входами элемента ИЛИ, выход которого соединен с первым входом п того элемента И, второй вход и выход которого соединены соответственно с входом чтени  признака наличи  запросов и выходом признака наличи  запросов канала устройства , вход начальной установки которого соединен с входом установки в 0 второго счетчика, выходы вторых формирователей импульсов всех каналов устройства объединены через МОНТАЖНОЕ ИЛИ и соединены с входами установки в 1 третьих триггеров и синхровхода- ми вторых регистров всех каналов устройства , выход третьего формировател  импульсов каждого канала устройства соединен с входом четвертого формировател  импульсов, с входом записи блока пам ти и с входом элемента разв зки , выходы элементов разв зки всех каналов устройства объединены через МОНТАЖНОЕ ИЛИ и соединены с синхровхо- дами третьих триггеров всех каналов устройства.

   fltfjjW