SU1444770A1 - Устройство дл распределени заданий процессорам - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике, а именно к приоритетным устройствам дл  распределени  заданий процессорам, и предназначено дл  использовани  в высокопроизводительных многопроцессорных и многомашинных вычислительных системах. Цель изобретени  - повышение достоверности функционировани  путем контрол  соответстви  загрузки процессоров их производительности. Устройство дл  распределени  заданий процессорам содержит блок пам ти, три группы элементов И, счетчик, группу мультиплексоров, группу счетчиков, две группы триггеров, регистр, узел приоритета, группу элементов ИШ1, генератор импульсов, элемент РАВНОЗНАЧНОСТЬ , шесть элементов И, элемент задержки, формирователь импульсов, два триггера, два элемента ИЛИ, элемент ШШ-НЕ. Устройство контролирует состо ние процессорных модулей, отказавший процессорный модуль регистрируетс , а задание распредел етс  на другой, наименее загруженный процессор . 1 ил. (Л с:

Description

р

N

Изобретение относитс  к автоматике и вычислительной технике, а именно к приоритетным устройствам дл  распределени  заданий процессорам, и предназначено дл  использовани  в высокопроизводительных многопроцессорных и многомашинных вычислительных и управл ющих системах,

Цель изобретени  - повьгаение дос товерности функционировани  устройства путем контрол  соответстви  загрузки процессоров их производительности.

На чертеже изображена функциональна  схема предлагаемого устройства.

Устройство содержит первую группу элементов И 1, блок 2 пам ти, группу си гнальньк входов 3. - 3, Отказ процессора, узел 4 приоритета, группу счетчиков 5, вход 6 кода задани , за9РОСНЫЙ вход 7, вход 8 пуска, вход 9 сброса, кодовый выход 10 запрашиваемой функции, группу.входов fl I - 11 признака вьтолнени  задани , группу сигнальных выходов 12 - 12|, группу триггеров 13, группу элементов РШИ-НЕ 14, группу мультиплексоров 15, регистр 16, счетчик 17, элемент 18 задержки , генератор 19 тактовых импульсов , формирователь 20 импульсов, триггеры 21 и 22, группы элементов И 23 и 24, группу триггеров 25, элемент 26, элементы ИЛИ 27 и 28, эле- И 29 - 34, сигнальньй выход 35, сигнальный выход 36 зан тости, сиг нальный выход 37 и элемент РАВНОЗНАЧНОСТЬ 38.

Устройство работает следующим образом .

Перед началом работы подачей ну- левого импульсного сигнала на вход 9 устройств9 переводитс  в исходное состо ние. При этом триггеры 21 и 22, триггеры 25 группы, а также счетчи- ки 5 группы перевод тс  в нулевое состо ние. На сигнальных выходах 35 - 37, а также на выходах 12 группы - нулевые уровни сигналов. Нулевой уровень сигнала на пр мом выходе триггера 22 индицирует состо ние Свободно устройства и запрещает прохождение тактовьк импульсов через элементы И 30, И 32 и И 33.

Подачей единичного импульса на вход 8 триггер 21 переводитс  в единичное состо ние (работа) и высоким уровнем сигнала на пр мом выходе разрешает работу генератора 19 тактовых импульсов. Синхроимпульсы проход т

с

s

0 5 о 5

о д «

5

через элементы И 31 и ИЛИ 28 на син- хровходы триггеров 25 группы и опрашивают группу входов 3 Отказ процессора устройства, а также поступают на синхровход триггера 22 и контролируют приход сигнала Запрос н,а вход 7 устройства.

Управл ющий монитор системы устанавливает на входах 6 устройства код запрашиваемой функции. На выход блока 2 пам ти выдаетс  содержимое некой строки, при этом разр ды, содержащие 1, соответствуют процессорам, способным выполнить запрашиваемую функцию . Через врем , определ емое быстродействием блока 2 пам ти, управл ющий монитор устанавливает единичный потенциальный сигнал Запрос на вход 7 усфройства. По отрицательному фронту очередного синхроимпульса триггер 22 переводитс  в единичное состо ние и высоким уровнем сигнала разрешает прохождение тактовых импульсов через элементы И 30, И 32 и И 33. Вдиничньй сигнал с пр мого выхода триггера 22 поступает также на сигнальньй выход 36 устройства (состо ние Зан то устройства и на вход формировател  20 импульсов. По импульсному сигналу с вьгхода формировател  20 импульсов счетчик 17 обнул етс , а в триггеры 13 группы заноситс  с выхода блока 2 пам ти информаци  о процессорах , способных выполнить запрашиваемую функцию. При этом, если процессор неработоспособен (нулевой сигнал на инверсном выходе соответствующего триггера 25 группы) или очередь задани  его переполнена (нулевой сигн л на выход переноса соответствующего счетчика 5 группы) и распределение на него нового задани  может привести к потере последнего, то информаци  о таком процессоре н-е заноситс  в соответствующий триггер 13 группы и он не участвует в распределении запроса. Одновременно управл ющий монитор, получив от устройства сигнал Зан то, снимает сигнал Запрос с входа 7 устройства, но не снимает код запрашиваемой функции с входов 6 устройства .

Если на данной момент нет процессоров , способных выполнить запрашиг ваемую функцию, то- на выходе элемента ИЛИ-НЕ 26 формируетс  единичный сигнал. По очередному импульсу на выходе элемента И 33 формируетс  имтактовый импульс проходит через элементы И 30 и И 34 и формирует команду Прин ть код на выбранный с помощью узла приоритета один процессор из числа наименее загруженных. По этой команде выбранньп( процессор принимает код запрашиваемый функции. Одновременно синхроимпульс проходит через элемент ИЛИ 28 на синхровход три.ггера 22 и переводит его в нулевое

10

20

пульсныи сигнал, который поступает на сигнальный выход 37 устройства в виде команды Отказ по функции, а также через элемент ИЛИ 28 поступает на синхровход триггера 22 и переводит его в нулевое состо ние (состо ние Свободно) устройства. Управл ющий монитор, получив сигнал Свободно, снимает код запрашиваемой функции с входов 6 устройства. Через некоторое врем  может быть проведена повторна  попытка распределить данный запрос.

Если есть процессоры, способные выполнить запрашиваемую функцию, то ну- i входов 6 устройства код запрашиваемой левой сигнал с выхода элемента ИЛИ-НЕ функции. 26 запрещает Прохождение синхроимпульса через элемент И 33 и с приходом очередного синхроимпульса начинаетс  процесс распределени  запроса на наименее загруженный процессор. Распр е- деление ведетс  следующим образом. По синхроимпульсам с помощью счетчика 17 формируетс  последовательность номеров разр дов счетчиков 5 группы, начина  со старших. Первое совпадение единичных значений триггера 13 группы и разр да соответствующего счетчика 5 группы свидетельствует об обнаружении наиболее загруженного процессора из числа способных выполн ть запрашиваемую функцию (может быть несколько .одинаково загруженных процессоров). На выходе элемента ИЛИ 27 при этом формируетс  единичньй сигнал, который, разрешает прохождение синхроимпульсов через элемент И 32. По очеред- ному синхроимпульсу ца выходе элемента И 32 формируетс , импульсный сиг- .

нал, по отрицательному фронту которо- 40 мощью узла 4 приоритета процессор, го в регистре 16 запоминаетс  состо - поступает через элемент 1-ШИ 28 на ние триггеров 13 группы, а задержанным на элементе 18 задержки передним фронтом этого сигнала триггер, соответствующий наиболее загр гженному процессору, сбрасываетс  в нуль. Если при этом есть менее загруженные процессоры (нулевой сигнал на выходе элемента ИЛИ-НЕ 26), то процесс распределени  запроса продолжаетс  до тех пор, пока после очередной операции сравнени  и сброса все триггеры 13 группы не установ тс  в нулевое состо ние. На выходе элемента РАВНОЗНАЧНОСТЬ 38 сформируетс  единичньй

состо ние (состо ние Свободно устройства ). Управл ющий монитор, получив сигнал Свободно, cHUMaet со

В случае, если среди выбранных процессоров есть процессор, очередь задач которого пуста, то отрабатываетс  следующа  процедура. Поскольку все разр ды соответствующего счетчика 5 имеют нулевые значени , то сравнение не происходит и на выходе элементов ИЛИ 27, ИЛИ-НЕ 26 и РАВНОЗНАЧНОСТЬ 38

25 сохран ютс  нулевые уровни сигналов, запрещающие прохождение тактовых импульсов через элементы И 32 - 34. По очередному синхроимпульсу на выходе переноса счетчика 17 сформируетс  сиг30 кал переноса нулевого уровн , который вызывает по вление единичных сигналов на вьгходах элементов ИЛИ 27 и РАВНОЗНАЧНОСТЬ 38. Очередной тактовый импульс проходит через элемент И 32 и фиксирует в регистре 16 номер свободного процессора (или процессоров). Очередной тактовый импульс проходит через элемент И 34 и формирует команду прин ть код, на выбранный с посинхровход триггера 22 и переводит его в нулевое состо ние (состо ние Свободно устройства), а также ступает на инкрементирующий вход счетчика 17 и снимает сигнал переноса с выхода счетчика. Выбранный процессор по команде принимает с сис- темной магистрали код запрашиваемой

функции, а управл ющий монитор, полу35

.55

чив от устройства сигнал Свободно , снимает код запрашиваемой функции с входов 6 устройства.

В дальнейшем устройство работает аналогично вьшшописанному.

разрешающий сигнал.

.При эфом в регистре 16 фиксируютс  в унитарном коде номера наименее . загруженных процессоров,. Очередной

4770

тактовый импульс проходит через элементы И 30 и И 34 и формирует команду Прин ть код на выбранный с помощью узла приоритета один процессор из числа наименее загруженных. По этой команде выбранньп( процессор принимает код запрашиваемый функции. Одновременно синхроимпульс проходит через элемент ИЛИ 28 на синхровход три.ггера 22 и переводит его в нулевое

10

входов 6 устройства код запрашиваемой функции.

состо ние (состо ние Свободно устройства ). Управл ющий монитор, получив сигнал Свободно, cHUMaet со

0

i входов 6 устройства код запрашиваемой функции.

В случае, если среди выбранных процессоров есть процессор, очередь задач которого пуста, то отрабатываетс  следующа  процедура. Поскольку все разр ды соответствующего счетчика 5 имеют нулевые значени , то сравнение не происходит и на выходе элементов ИЛИ 27, ИЛИ-НЕ 26 и РАВНОЗНАЧНОСТЬ 38

25 сохран ютс  нулевые уровни сигналов, запрещающие прохождение тактовых импульсов через элементы И 32 - 34. По очередному синхроимпульсу на выходе переноса счетчика 17 сформируетс  сиг0 кал переноса нулевого уровн , который вызывает по вление единичных сигналов . на вьгходах элементов ИЛИ 27 и РАВНОЗНАЧНОСТЬ 38. Очередной тактовый импульс проходит через элемент И 32 и фиксирует в регистре 16 номер свободного процессора (или процессоров). Очередной тактовый импульс проходит через элемент И 34 и формирует команду прин ть код, на выбранный с по5

мощью узла 4 приоритета процессор, поступает через элемент 1-ШИ 28 на

синхровход триггера 22 и переводит его в нулевое состо ние (состо ние Свободно устройства), а также поступает на инкрементирующий вход счетчика 17 и снимает сигнал переноса с выхода счетчика. Выбранный процессор по команде принимает с сис- темной магистрали код запрашиваемой

функции, а управл ющий монитор, полу

чив от устройства сигнал Свободно , снимает код запрашиваемой функции с входов 6 устройства.

В дальнейшем устройство работает аналогично вьшшописанному.

Ф о р.м у л а

изобретени 

Устройство дл  распределени  заданий процессорам, содержащее блок

пам ти, узел приоритета, группу реверсивных счетчиков, первую группу элементов И, первую группу триггеров, группу мультиплексоров, счетчик, элемент задержки, генератор тактовьк импульсов , при этом вход кода задани  устройства соединен с адресным входом блока пам ти, выходы узла приоритета соединены с первыми входами соответствующих элементов И первой группы, информационный выход счетчика соединен с адресными входами муль14Д47706

вход группы входов Отказ процессора устройства соединен с информационным входом соответствующего триггера второй группы, пр мые выходы которых соединены с входами первого элемента И, выход которого  вл етс  первым- сигнальным выходом устройства, инверсные выходы триггеров второй группы соединены с третьими входами соот10

ветствующих элементов И второй груп пы, вход сброса устройства соединен с нулевыми входами первого и второго триггеровJ с нулевыми входами тригветствующих элементов И второй груп пы, вход сброса устройства соединен с нулевыми входами первого и второго триггеровJ с нулевыми входами тригтиплексоров группы, входы признака

вьшолнени  задани  устройства соеди- 15 геров второй группы, а также с входанены с вычитающими входам1и соответст- ми сброса счЪтчиков группы, вход пусвующих счетчиков группы, информацион- ка устройства соединен с единичным

ные выходы счетчиков группы соединены входом первого триггера пр мой выход

с информационными входами соответствукщих мультиплексоров группы, о т - 20

которого соединен с входом запуска генератора тактовых импульсов, первый выход которого соединен с первыми входами второго и третьего элементов И, второй выход генератора TaijTOBbix импульсов соединен с первыми входами 25 четвертого и п того элементов И, пр мой выход второго триггера  вл етс  выходом зан тости устройства и соединен с вторыми входами второго, четвертого и п того элементов И, а также

личающеес  тем, что, с целью повышени  достоверности.функционировани  путем контрол  соответстви  загрузки процессоров их производительности , оно дополнительно-содержит

которого соединен с входом запуска генератора тактовых импульсов, первый выход которого соединен с первыми входами второго и третьего элементов И, второй выход генератора TaijTOBbix импульсов соединен с первыми входами 25 четвертого и п того элементов И, пр мой выход второго триггера  вл етс  выходом зан тости устройства и соединен с вторыми входами второго, четвертого и п того элементов И, а также

вторую группу триггеров, вторую и третью группы элементов И, регистр, первый и второй элементы ИЛИ, группу элементов ИЛИ-НЕ, первый - шестой элементы И, формирователь импульсов, ЗО с входЪм формировател  импульсов, вы- элементы РАВНОЗНАЧНОСТЬ, элемент ИЛИ- ход,которого соединен с синхровходами НЕ, первый и второй триггеры, причем выходы элементов И первой группы  вл ютс  группой сигнальных выходов уст- t5oйcтвa и соединены с вычитающими входами соответствующих счетчиков

триггеров первой группы и входом сброса счетчика, запросный вход устройства соединен.с информационным

,, входом второго триггера, инверсный выход которого соединен с вторым входом третьего элемента И, выход элемен та ИЛИ-НЕ соединен с третьим входом п того элемента И и первым входом

группы, выходы переполнени  счетчиков группы соединены с первыми входами соответствующих элементов И второй, группы, информационные выходы блока

пам ти соединены с вторыми входами

.

Соответствующих элементов И второй

группы, вькоды которых соединены с информационными входами соответстветствующих элементов И второй груп пы, вход сброса устройства соединен с нулевыми входами первого и второго триггеровJ с нулевыми входами триг

которого соединен с входом запуска генератора тактовых импульсов, первый выход которого соединен с первыми входами второго и третьего элементов И, второй выход генератора TaijTOBbix импульсов соединен с первыми входами четвертого и п того элементов И, пр мой выход второго триггера  вл етс  выходом зан тости устройства и соединен с вторыми входами второго, четвертого и п того элементов И, а также

с входЪм формировател  импульсов, вы- ход,которого соединен с синхровходами

с входЪм формировател  импульсов, вы- ход,которого соединен с синхровходами

триггеров первой группы и входом сброса счетчика, запросный вход устройства соединен.с информационным

входом второго триггера, инверсный выход которого соединен с вторым входом третьего элемента И, выход элемента ИЛИ-НЕ соединен с третьим входом п того элемента И и первым входом

элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с первым входом шестого элемента И, выход второго элемента И соединен с вторым входом шестого элемента И и вычитающим входом счетчика.

вующих триггеров первой группы, пр - выход переноса счетчика соединен с

вторым входом элемента РАВНОЗНАЧНОС и инверсным входом первого элемента ИЛИ, выход которого соединен с трет

мые выходы которых соединены с входами элемента ИЛИ-НЕ, а также с информационным входом регистра, выходы которого соединены с входами узла приоритета, инверсные выходы триггеров первой группы соединены с первыми входами соответствующих элементов ИЛИ-НЕ группы, выходы мультиплексоров группы соединены с вторыми входами соответствующих элементов ШШ- НЕ группы, выходы которых соединены с первыми входами соответствующих элементов И третьей группы и пр мыми входами первого элемента ИЛИ, каждый

выход переноса счетчика соединен с

вторым входом элемента РАВНОЗНАЧНОСТЬ и инверсным входом первого элемента ИЛИ, выход которого соединен с третьим

входом четвертого элемента И, 1зы- ход третьего элемента И соединен с первым входом второго элемента НЛИ, выход четвертого элемента И соединен с СИНХ15ОВХОДОМ регистра, а также через элемент задержки - с вторыми вхо- дами элементов И третьей группы, выходы которых соединены с нулевыми входами соответствующих трштеров первой группы, выход п того элемента И  вл етс  вторым сигн льным вы

Claims (1)

1. Устройство для распределения за· даний процессорам, содержащее блок памяти, узел приоритета, группу реверсивных счетчиков, первую группу элементов И, первую группу триггеров, группу мультиплексоров, счетчик, элемент задержки, генератор тактовых импульсов, при этом вход кода задания устройства соединен с адресным входом блока памяти, выходы узла приоритета соединены с первыми входами со- ю ответствующих элементов И первой группы, информационный выход счетчика соединен с адресными входами мультиплексоров группы, входы признака выполнения задания устройства соеди- 15 йены с вычитающими входами соответствующих счетчиков группы, информационные выходы счетчиков группы соединены' с информационными входами соответствующих мультиплексоров группы, отличающееся тем, что, с целью повышения достоверности.функционирования путем контроля соответствия загрузки процессоров их производительности, оно дополнительно· содержит 25 вторую группу триггеров, вторую и третью группы элементов И, регистр, первый и второй элементы ИЛИ, группу элементов ИЛИ-НЕ, первый - шестой элементы И, формирователь импульсов, зо элементы РАВНОЗНАЧНОСТЬ, элемент ИЛИНЕ, первый и второй триггеры, причем выходы элементов И первой группы являются группой сигнальных выходов устройства и соединены с вычитающими входами соответствующих счетчиков группы, выходы переполнения счетчиков группы соединены с первыми входами соответствующих элементов И второй * группы, информационные выходы блока памяти соединены с вторыми входами 1 Соответствующих элементов И второй группы, выходы которых соединены с информационными входами соответствующих триггеров первой группы, прямые выходы которых соединены с входами элемента ИЛИ-НЕ, а также с информационным входом регистра, выходы которого соединены с входами узла приоритета, инверсные выходы триггеров первой группы соединены с первыми входами соответствующих элементов ИЛИ-НЕ группы, выходы мультиплексоров группы соединены с вторыми входами соответствующих элементов ИЛИНЕ группы, выходы которых соединены с первыми входами соответствующих элементов И третьей группы и прямыми входами первого элемента ИЛИ, каждый вход группы входов Отказ процессора устройства соединен с информационным входом соответствующего триггера второй группы, прямые выходы которых соединены с входами первого элемента Й, выход которого является первым, сигнальным выходом устройства,’ инверсные выходы триггеров второй группы соединены с третьими входами соответствующих элементов И второй группы, вход сброса устройства соединен с нулевыми входами первого и второго триггеров, с нулевыми входами триггеров второй группы, а также с входами сброса счЪтчиков группы, вход пуска устройства соединен с единичным входом первого триггерапрямой выход которого соединен с входом запуска

   20 генератора тактовых импульсов, первый выход которого соединен с первыми входами второго и третьего элементов И, второй выход генератора тактовых импульсов соединен с первыми входами четвертого и пятого элементов И, прямой выход второго триггера является выходом занятости устройства и соединен с вторыми входами второго, четвертого и пятого элементов И, а также⁰ с входом формирователя импульсов, выход, которого соединен с синхровходами триггеров первой группы и входом сброса счетчика, запросный вход устройства соединен.с информационным входом второго триггера, инверсный выход которого соединен с вторым входом третьего элемента И, выход элемента ИЛИ-НЕ соединен с третьим входом пятого элемента И и первым входом 4θ элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с первым входом шестого элемента И, выход второго элемента И соединен с вторым входом шестого элемента И и вычитающим входом счетчика,

   45 выход переноса счетчика соединен с вторым входом элемента РАВНОЗНАЧНОСТЬ и инверсным входом первого элемента ИЛИ, выход которого соединен с третьим входом четвертого элемента И, вы50 ход третьего элемента И соединен с первым входом второго элемента ИЛИ, выход четвертого элемента И соединен с синх]5овходом регистра, а также через элемент задержки - с вторыми вхо55 дами элементов И третьей группы, выходы которых соединены с нулевыми входами соответствующих триггеров первой группы, выход пятого элемента И является вторым сигнальным вы1444770 8 ходом устройства и соединен с вторым входом второго элемента ИЛИ, выход которого соединен с синхровходами триггеров второй группы и синхровхо дом второго триггера, выход шестого элемента И соединен с вторыми входами элементов И первой группы и третьим входом второго элемента ИЛИ.