RU2017212C1 - Блок выбора направления обмена децентрализованной вычислительной системы - Google Patents
Блок выбора направления обмена децентрализованной вычислительной системы Download PDFInfo
- Publication number
- RU2017212C1 RU2017212C1 SU5017689A RU2017212C1 RU 2017212 C1 RU2017212 C1 RU 2017212C1 SU 5017689 A SU5017689 A SU 5017689A RU 2017212 C1 RU2017212 C1 RU 2017212C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- node
- elements
- block
- Prior art date
Links
Images
Landscapes
- Multi Processors (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Блок выбора направления обмена децентрализованной вычислительной системы относится к автоматике и вычислительной технике и может найти применение при построении децентрализованных устройств доступа. Цель изобретения - повышение эффективности множественного доступа путем снижения блокировки доступа и сокращение объема оборудования. Цель достигается тем, что блок содержит n узлов ввода (n - число направлений связи со смежными устройствами), n узлов вывода и узел управления, содержащий первый и второй элементы ИЛИ, первый, второй и третий элементы И, первый элемент НЕ. Новым является то, что в узел управления введены второй и третий элементы НЕ и элемент задержки, а каждый i-й
Description
Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении децентрализованных устройств доступа.
Известен блок выбора направления обмена децентрализованной вычислительной системы, содержащий n входных узлов, n выходных узлов и узел управления, содержащий первый и второй элементы И, элемент ИЛИ и элемент И-НЕ, причем каждый входной узел содержит элемент НЕ, первый и второй элементы И, первый и второй элементы ИЛИ, а каждый выходной узел содержит элемент НЕ и элемент И [1].
Недостатком известного блока является его низкое быстродействие, обусловленное возможностью возникновения состояния взаимной блокировки при работе данного блока в режиме множественного доступа.
Наиболее близким по технической сущности к предложенному является блок выбора направления обмена децентрализованной вычислительной системы, содержащий n узлов ввода (n - число направлений связи со смежными устройствами), n узлов вывода и узел управления, причем каждый i-й узел ввода (i=) содержит элемент НЕ, два элемента И, два элемента ИЛИ, каждый i-й узел вывода содержит два элемента И и элемент НЕ, а узел управления содержит четыре элемента И, три элемента ИЛИ, схему сравнения кодов, элемент И-НЕ и элемент НЕ [2].
Недостатком известного блока является эффективность при обслуживании низкоприоритетных запросов доступа, обусловленная возможностью блокировки высокоприоритетными запросами. Другим недостатком известного блока является большой объем оборудования, вызванный необходимостью трансляции и сравнения приоритетов запросов.
Цель изобретения - повышение эффективности множественного доступа путем снижения блокировки доступа и сокращение объема оборудования.
Цель достигается тем, что в блок, содержащий n узлов ввода (n - число направлений связи со смежными устройствами), n узлов вывода и узел управления, причем каждый i-й узел ввода (i=) содержит первый и второй элементы И, узел управления содержит первый и второй элементы ИЛИ, первый, второй и третий элементы И, первый элемент НЕ, при этом выход блокировки запроса доступа, выход квитирования запроса доступа и вход запроса доступа блока являются соответственно выходом первого элемента И, выходом второго элемента И и первым входом третьего элемента И узла управления, выход первого элемента И i-го узла ввода подключен к первому входу второго элемента И i-го узла ввода и к i-у входу первого элемента ИЛИ узла управления, выход которого через первый элемент НЕ подключен к второму входу третьего элемента И и первому входу второго элемента И, второй вход которого подключен к первому входу первого элемента И узла управления, в узел управления введены второй и третий элементы НЕ и элемент задержки, а каждый i-й узел вывода содержит элемент ИЛИ, выход которого является i-м выходом поиска блока, при этом с первого по (n-1)-й входы элемента ИЛИ i-го узла вывода подключены к выходам вторых элементов И всех узлов ввода, кроме i-го, а n-й вход элемента ИЛИ i-го узла вывода подключен к выходу третьего элемента И узла управления и через второй элемент НЕ к второму входу первого элемента И узла управления и второму входу второго элемента И i-го узла ввода, первый вход первого элемента И i-го узла ввода является i-м входом поиска блока, второй вход первого элемента И i-го узла ввода является i-м входом контроля и подключен через второй элемент ИЛИ блока управления к входу третьего элемента НЕ и третьему входу второго элемента И узла управления, второй вход второго элемента И узла управления через элемент задержки подключен к входу запроса доступа блока, выход состояния блока является выходом третьего элемента НЕ блока.
На фиг. 1 представлена функциональная схема предложенного блока; на фиг. 2 представлен пример разрешения доступа одного запроса из четырех одновременно возникших в сети, содержащий узлы A, B, C, D, E, объединенные в цепь.
Блок выбора направления обмена децентрализованной вычислительной системы располагается в каждом узле сети и содержит n узлов 1 ввода, n узлов 2 вывода и узел 3 управления. Каждый i-й узел 1 ввода (i=) содержит первый 4 и второй 5 элементы И. Каждый i-й узел 2 вывода содержит элемент ИЛИ 6. Узел 3 управления содержит первый 7, второй 8 и третий 9 элементы И, первый 10, второй 11 и третий 12 элементы НЕ, первый 13 и второй 14 элементы ИЛИ и элемент 15 задержки. Блок имеет n входов 16 поиска, n входов 17 контроля, вход 18 запроса доступа, n выходов 19 поиска, выход 20 блокировки запроса доступа, выход 21 квитирования запроса доступа и выход 22 состояния блока.
Рассмотрим работу предлагаемого блока на примере сети, представленной на фиг. 2. В момент времени to на узлы A, B, D, E одновременно по входам 18 поступают потенциалы запросов доступа от источников запросов (не показаны). Узлы A, B, C, D, E объединены дуплексными линиями связи. Каждая линия связи представляет собой провод, соединяющий шину вывода 19 поиска данного узла с шиной входа 16 поиска смежного узла. В момент to (фиг. 2а) по входам всех узлов поступают нулевые потенциалы поиска, которые через элементы ИЛИ 13 и НЕ 10 разрешают поступление потенциалов запроса доступа в свои узлы. Единичный потенциал запроса доступа с входа 18 через элемент И 9 поступает на элементы ИЛИ 6 и по выходам 19 транслируется на все смежные узлы. В данном случае смежные узлы A, B и D, E, подключенные к источникам запросов, обмениваются потенциалами поисков, а узел С принимает потенциалы поиска от узлов В и D. Появление потенциала поиска по какому-либо входу блока формирует нулевой потенциал на выходе элемента НЕ 10, который отключает элемент И 9 и через элемент НЕ 11 включает группу элементов И 5. i-й (i = ) потенциал поиска с выхода элемента И 5 поступает на элементы ИЛИ 6, за исключением элемента ИЛИ 6i, и транслируется по всем выходным направлениям, не пересекающимся с направлением поступления потенциала поиска. Таким образом, одновременное поступление в момент to (фиг. 2а) потенциалов запроса в смежные узлы A, B и D, E сопровождается выдачей потенциалов поиска по всем выходным направлениям в момент t1 (фиг. 2б). Появление потенциала поиска на входе блока любого из указанных узлов сопровождается блокировкой выдачи потенциала поиска по данному направлению. Обнуление потенциала поиска на входе смежного узла при наличии потенциала запроса доступа вновь заставляет формировать на его выходах потенциалы поиска. Возникает неустойчивое состояние, аналогичное состоянию триггера, на единичные входы которого одновременно поступают единичные потенциалы. В данном случае смежные узлы A, B и D, E, подключенные к потенциалам запроса доступа, образуют два триггера, которые к моменту t2 (фиг.2в) равновероятно устанавливаются в устойчивые состояния. При этом единичному состоянию триггера соответствует единичный потенциал на выходе элемента И 9, а нулевому состоянию - единичный потенциал на выходе элемента НЕ 11. Нулевое плечо триггера единичным потенциалом с выхода элемента НЕ 11 включает группу элементов И 5, а данный блок транслирует входные потенциалы поиска по всем выходам, не пересекающимся с направлениями поступления потенциалов поиска. Таким образом, нулевое плечо многоустойчивого элемента транслирует потенциал поиска единичного плеча на все остальные узлы сети. В нашем примере к моменту времени t3(фиг.2г) в сети выявляются узлы А и Е, которые находятся в единичном состоянии и взаимодействие которых равновероятно выявляет приоритетный запрос доступа. К моменту t4 узлы В, D, Е устанавливаются в нулевое состояние, на выходах элементов И 7 соответствующих блоков формируются единичные потенциалы блокировки запроса доступа, которые по шинам 20 транслируются в соответствующие источники запросов, а на выходе элемента И в узлах А формируется единичный потенциал квитирования запроса доступа, который по шине 21 направляется в свой источник запроса, информируя его о принятии запроса.
Элемент 15 задержки служит для исключения просечек на управляющих шинах 20, 21 во время переходного процесса срабатывания многоустойчивых элементов, и длительность задержки должна быть не менее времени распространения потенциала поиска по сети. По каждому направлению существуют схемы контроля (не показаны). Отказ направления сопровождается формированием нулевого потенциала на соответствующем входе 17 контроля, который блокирует входной элемент И 4. Если данный узел в результате отказа всех его направлений окажется изолированным от сети, то на выходе элемента НЕ 12 формируется единичный потенциал состояния изоляции блока, который по шине 22 транслируется в соответствующий источник запроса.
Claims (1)
- БЛОК ВЫБОРА НАПРАВЛЕНИЯ ОБМЕНА ДЕЦЕНТРАЛИЗОВАННОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ, содержащий n узлов ввода (n - число направлений связи со смежными устройствами), n узлов вывода и узел управления, причем каждый i-й узел ввода i = содержит первый и второй элементы И, узел управления - первый и второй элементы ИЛИ, первый - третий элементы И, первый элемент НЕ, при этом выходом блокировки запроса доступа, выходом квитирования запроса доступа и входом запроса доступа блока являются соответственно выход первого элемента И, выход второго элемента И и первый вход третьего элемента И узла управления, выход первого элемента И i-го узла ввода подключен к первому входу второго элемента И этого узла и к i-му входу первого элемента ИЛИ узла управления, выход которого через первый элемент НЕ подключен к второму входу третьего элемента И и первому входу второго элемента И, второй вход которого подключен к первому входу первого элемента И узла управления, отличающийся тем, что в узел управления введены второй и третий элементы НЕ и элемент задержки, а каждый i-й узел вывода содержит элемент ИЛИ, выход которого является i-м выходом поиска блока, с первого по (n-1)-й входы элемента ИЛИ i-го узла вывода подключены к выходам вторых элементов И всех узлов ввода, кроме i-го, а n-й вход элемента ИЛИ i-го узла вывода - к выходу третьего элемента И узла управления и через второй элемент НЕ - к второму входу первого элемента И узла управления и второму входу второго элемента И i-го узла ввода, первый вход первого элемента И i-го узла ввода является i-м входом поиска блока, второй вход первого элемента И i-го узла ввода - i-м входом контроля и подключен через второй элемент ИЛИ блока управления к входу третьего элемента НЕ и третьему входу второго элемента И узла управления, второй вход второго элемента И узла управления через элемент задержки подключен к входу запроса доступа блока, выходом состояния блока является выход третьего элемента НЕ узла управления.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU5017689 RU2017212C1 (ru) | 1991-12-18 | 1991-12-18 | Блок выбора направления обмена децентрализованной вычислительной системы |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU5017689 RU2017212C1 (ru) | 1991-12-18 | 1991-12-18 | Блок выбора направления обмена децентрализованной вычислительной системы |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2017212C1 true RU2017212C1 (ru) | 1994-07-30 |
Family
ID=21592131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU5017689 RU2017212C1 (ru) | 1991-12-18 | 1991-12-18 | Блок выбора направления обмена децентрализованной вычислительной системы |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2017212C1 (ru) |
-
1991
- 1991-12-18 RU SU5017689 patent/RU2017212C1/ru active
Non-Patent Citations (2)
Title |
---|
1. Авторское свидетельство СССР N 1168961, кл. G 06F 15/16, 13/12, 1984. * |
2. Авторское свидетельство СССР N 1683026, кл. G 06F 15/16, 1989. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0159592B1 (en) | Distributed arbitration for multiple processors | |
US5265223A (en) | Preservation of priority in computer bus arbitration | |
CA1104226A (en) | Computer useful as a data network communications processor unit | |
US4488218A (en) | Dynamic priority queue occupancy scheme for access to a demand-shared bus | |
US4577273A (en) | Multiple microcomputer system for digital computers | |
US4630193A (en) | Time multiplexed processor bus | |
US4385350A (en) | Multiprocessor system having distributed priority resolution circuitry | |
US4463445A (en) | Circuitry for allocating access to a demand-shared bus | |
US4503490A (en) | Distributed timing system | |
EP0383475A2 (en) | Shared resource arbitration | |
EP0318221A2 (en) | Controlling responding by users of an intercommunications bus | |
US4468738A (en) | Bus access arbitration using unitary arithmetic resolution logic and unique logical addresses of competing processors | |
US5371893A (en) | Look-ahead priority arbitration system and method | |
EP0018756B1 (en) | Speed independent arbiter switch for digital communication networks | |
US6065063A (en) | Deadlock avoidance method in a computer network | |
US4363096A (en) | Arbitration controller providing for access of a common resource by a duplex plurality of central processing units | |
EP0531243A1 (en) | Distributed crossbar switch architecture | |
Yang et al. | Analysis of packet-switched multiple-bus multiprocessor systems | |
Fuller et al. | Computer modules: An architecture for large digital modules | |
US5581732A (en) | Multiprocessor system with reflective memory data transfer device | |
RU2017212C1 (ru) | Блок выбора направления обмена децентрализованной вычислительной системы | |
US5423053A (en) | Device managing accessing priority to common resources, of functional modules divided over a plurality of local units in each of which they form of local daisy chain | |
CA2064162A1 (en) | Personal computer with local bus arbitration | |
EP0130471A2 (en) | Interface controller for connecting multiple asynchronous buses and data processing system including such controller | |
US4894769A (en) | Increased bandwith for multi-processor access of a common resource |