SU1654829A1 - Устройство управлени пам тью - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к устройствам арбитража и управлени  пам тью, и предназначено дл  использовани  в микрокомпьютерах, имеющих совмещенную пам ть программ и изображени . Целью изобретени   вл етс  повышение быстродействи  устройства. Устройство содержит контроллер 1 монитора, мультиплексор 2 управл ющих сигналов, блок 3 синхронизации, триггер 4 обращени , первый 5 и второй 6 мультиплексоры адреса. Устройство позвол ет повысить быстродействие микрокомпьютера за счет того, что во врем  обратного хода развертки монитора приоритет обращени  и пам ти передаетс  центральному процессору в любом из тактов цикла . 1 ил.

Description

Изобретение относитс  к вычислительной технике, в частности к устройствам арбитража и управлени  пам тью , и предназначено дл  использовани  в микрокомпьютерах, имеющих совмещенную пам ть программ и изображени .

Целью изобретени   вл етс  повышение быстродействи  устройства.

На чертеже представлена структурна  схема устройства.

Устройство содержит контроллер 1 монитора, мультиплексор 2 управл ющих сигналов, блок 3 синхронизации, триг- jrep 4 обращени , первый 5 и второй 6 мультиплексоры адреса и формирователь 7 сигнала установки триггера обращени  .

На чертеже обозначены адресные входы 8 устройства, вход 9 запроса обра- щени  к пам ти, управл ющие выходы 10 устройства, входы 11 задани  начальных условий.

Устройство работает следующим образом .

Контроллер монитора 1 формирует сигнал гашени  изображени , который поступает на управл ющий вход мультиплексора 2 управл ющих сигналов, на . первый и второй информационные входы которого поступают импульсы с блока

3синхронизации дл  опроса триггера

4обращени . На информационный вход триггера 4 обращени  подаетс  сигнал запроса обращени  процессора к пам ти . Выходные сигналы триггера 4 обращени  служат дл  переключени  первого 5 и второго 6 мультиплексоров адреса , на входы которых поступают адреса обращени  к пам ти от процессора и контроллера монитора. Дл  управлени  пам тью блок 3 синхронизации формирует сигналы управлени , которые поступают на управл ющие входы пам ти .

Принцип действи  устройства основан на непрерывном формировании тактов обращени  и пам ти.

Работу устройства можно разделить на циклы, состо щие из трех тактов Т1-ТЗ. В каждом такте блок 3 синхронизации формирует управл ющие сигналь, дл  пам ти по адресу, поступающему с мультиплексоров 5 и 6 адреса.

При разрешении изображени  (сигнал на управл ющем входе мультиплексора 2 управл ющих сигналов равен лог.- О) два последних такта в цикле Т2 и ТЗ отвод тс  дл  регенерации изображени . Это означает, что такт Т1 может быть использован процессором

дл  обращени  к пам ти. Положительный фронт на тактовом входе триггера 4 обращени  переключает его в единичное состо ние, если на его информационный вход поступает сигнал запроса от

0 процессора. Это приводит к тому, что обращение к пам ти будет осуществл тьс  по адресу, сформированному процессором через мультиплексор адреса. Блок синхронизации формирует сигналы

5 управлени  пам тью.

В конце такта обращени  процессора импульсами с выхода формировател  7 триггер 4 обращени  устанавливаетс  в нулевое состо ние.

Если процессор не обращаетс  к пам ти , то в цикле формируетс  холостой такт, что позвол ет автоматически регенерировать пам ть.

Врем  между поступлени ми сигна5 ла обращени  процессора к пам ти и началом выборки данных из пам ти может колебатьс  от 0 до длительности цикла (Тц). Это врем , когда процессор находитс  в состо нии ожидани 

0 ож -ак как пР°Цессор обращаетс  к пам ти синхронно по отношению к тактам , формируемым блоком 3 синхронизации , то среднее врем  ожидани  Тозк

- V2Дл  уменьшени  времени ожидани  во врем  гашени  изображени  к тактовому

входу триггера 4 обращени  через мультиплексор 2 управл ющих сигналов подключаетс  дополнительный выход бло-1 ка 3 синхронизации, формирующий сигнал утроенной частоты по отношению к основному выходному сигналу. Таким образом , во врем  гашени  изображени  триггер 4 обращени  опрашиваетс  в

5 каждом из трех тактов цикла. Среднее врем  ожидани  при этом уменьшаетс  До Тц/6.

Хот  во врем  гашени  изображени  процессор может зан ть любой из трех

п тактов цикла, регенераци  пам ти не нарушаетс ,так как процессор в силу ограниченности быстродействи  не может зан ть следующий такт, который используетс  дл  регенерации пам ти.

Claims (1)

1. Формула изобретени 

   Устройство управлени  пам тью, содержащее блок синхронизации, контрол5

   0

   лер монитора, первый и второй мультиплексоры адреса, информационные выходы которых объединены и  вл ютс  адресными выходами устройства, входы блока синхронизации и контроллера монитора объединены и  вл ютс  входами задани  начальных условий устройства, группа выходов блока синхронизации  вл етс  управл ющими выходами устрой- }Q ства, группа выходов контроллера монитора соединена с информационными входами первого мультиплексора адреса, информационные входы второго мультиплексора адреса  вл ютс  адресными вхо-|5 дами устройства, отличающее- с   тем, что, с целью повышени  быстродействи , в него введены триггер обращени , формирователь сигнала установки триггера обращени , мультиплек- 2П

   сор управл ющих сигналов, первый и второй информационные входы которого соединены с первым и вторым выходами блока синхронизации соответственно, выход контроллера монитора соединен с управл ющим входом мультиплексора управл ющих сигналов, информационньй выход которого соединен с входом синхронизации триггера обращени , вход установки которого соединен с выходом формировател  сигнала установки триггера обращени , вход которого соединен с вторым выходом блока синхронизации , управл ющие входы первого и второго мультиплексоров адреса соединены соответственно с инверсным и пр мым выходами триггера обращени , информационньй вход которого  вл етс  входом обращени  процессора и пам ти.