JPH04283812A - マイクロプロセッサのプログラムの実行を反復減速する回路配置 - Google Patents

マイクロプロセッサのプログラムの実行を反復減速する回路配置

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JPH04283812A
JPH04283812A JP3236362A JP23636291A JPH04283812A JP H04283812 A JPH04283812 A JP H04283812A JP 3236362 A JP3236362 A JP 3236362A JP 23636291 A JP23636291 A JP 23636291A JP H04283812 A JPH04283812 A JP H04283812A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、それぞれの命令を実行
するために各々所定数のクロックパルスを含む1以上の
サイクルを必要とし、命令に応じてサイクルの所定部分
中に外部装置、特にメモリをアクセスする必要があるマ
イクロプロセッサにおいて、クロック信号の周波数を第
1又は第2の除数で制御可能に分周して第1周波数を有
する第1クロック信号又は第2周波数を有する第2クロ
ック信号を発生する分周装置を具え、マイクロプロセッ
サのクロック入力端子を該分周装置の出力端子に接続し
て成るマイクロプロセッサのプログラムの実行を反復減
速する回路配置に関するものである。
【0002】
【従来の技術】この種の回路配置はDE−OS3813
642号又はUS4819164号から既知である。既
知の回路配置においては、マイクロプロセッサのクロッ
ク周波数をマイクロプロセッサがデータメモリのような
外部装置へのアクセスを開始する際に低下させている。 これは、データ交換、特に所望のデータを読み出すため
に外部装置へのアクセスを開始した後にマイクロプロセ
ッサは所定数のクロックパルスを必要とするためである
。クロック周波数の低下により、マイクロプロセッサが
最大クロック周波数で連続的に動作するときより長い期
間をアクセスの開始とデータの受取りとの間で得ること
ができる。
【0003】しかし、集積回路のマイクロプロセッサは
多くの場合、所定数のクロックパルスをカウントダウン
する内部タイミング手段も具えている。このようなタイ
ミング手段は例えばシリアルデータインタフェースを制
御する作用をなす。マイクロプロセッサのクロック周波
数が一定でなく、プログラムの実行中に種々の命令に応
じて2つの周波数の間で切り換えられる場合にはこのよ
うな内部タイミング手段は最早一定の所定の期間を規定
することができなくなる。
【0004】従って、本発明の目的は、例えば低速外部
装置との低速データ交換を実行することができ、しかも
マイクロプロセッサの内部タイミング手段が所定の期間
を規定又は決定し得る上述した種類の回路配置を提供す
ることにある。
【0005】
【課題を解決するための手段】この目的のために、本発
明は上述した種類の回路配置において、前記分周装置は
、マイクロプロセッサが実際にアクセス動作を実行する
か否かと無関係に、各サイクルにおいて第1周波数を有
する第1の固定数のクロックパルス及び第2周波数を有
する第2の固定数のクロックパルスを発生し、第1及び
第2の固定数の和が1サイクルのクロックパルスの数に
等しいことを特徴とする。
【0006】本発明は、外部装置とのデータ交換はマイ
クロプロセッサのクロックサイクルの所定部分において
のみ起り得る事実を利用してクロック周波数を常にこの
部分において低下させるようにしたものである。この低
下は関連する命令が外部装置のアクセスを伴わない場合
にも生じるため、マイクロプロセッサの平均クロック周
波数及び従って処理速度は全体として僅かに低下するが
、平均クロック周波数は一定のままになる。更に、所定
のタイプのマイクロプロセッサはデータアクセスマシー
ンサイクルに対し最適化されていため、データアクセス
のないサイクルは一般的でなく例外である。このような
マイクロプロセッサはしばしばディジタル信号プロセッ
サと呼ばれ、ディジタル信号ストリーム、例えばオーデ
ィオ及び/又はビデオ信号を表わすディジタル信号スト
リームを処理するのに有用である。
【0007】マイクロプロセッサのためのこのように固
定の交互の高及び低クロック周波数を発生させるために
、本発明の一実施例においては、前記分周装置はクロッ
ク信号を受信し第2の低周波数を有する第2クロック信
号を発生する第1循環カウンタと、前記クロック信号又
は第2クロック信号を当該分周装置の出力端子に選択的
に供給する可制御スイッチと、当該分周装置の出力端子
のクロック信号を計数パルスとして受信する第2カウン
タ及び第3カウンタとを具え、該両カウンタは少なくと
も阻止入力端子及び桁上げ出力端子を有し、第2及び第
3カウンタの桁上げ出力端子を第3及び第2カウンタの
阻止入力端子にそれぞれ接続して両カウンタが交互にの
み計数するようにし、第2カウンタの桁上げ出力が前記
スイッチを制御するように構成する。両カウンタは常に
交互に所定数のクロックパルスを計数するため、一定の
平均周波数を有する高速及び低速クロックパルスの一定
パターンがマシーンサイクルと同期して形成される。
【0008】低周波数を有するクロック信号がマイクロ
プロセッサに供給されるマイクロプロセッササイクルの
部分は外部装置がアクセスされるサイクル部分にできる
だけ良好に位置させる必要がある。本発明の好適例では
、この目的のために、第2及び第3カウンタの計数の開
始をマイクロプロセッサのアクセス信号の最初の出現に
基づいて制御する。このようにすると分周装置をマイク
ロプロセッサのサイクルと同期させる必要がなくなる。 本発明の他の好適例によればクロック信号の高周波数及
び低周波数の期間をマイクロプロセッササイクルに一層
精密に合致させることができ、この目的のために、前記
分周装置はマイクロプロセッサのアクセス信号の最初の
出現後に計数を開始して所定の最終位置に達するまでに
所定数のクロックパルスを計数し前記最終位置に達する
まで阻止信号を発生する第4カウンタを具え、その阻止
信号により前記第2及び第3カウンタの計数を阻止させ
るようにする。第4カウンタはマイクロプロセッサの電
源電圧のスイッチオン後又はリセット信号後のアクセス
信号の最初の出現時に一度だけ計数動作し、以後は第2
及び第3カウンタが交互に計数動作するため、第4カウ
ンタは第2及び第3カウンタによる交互の計数動作の開
始をシフトさせるだけである。その結果として、低周波
数のクロック信号の期間をマイクロプロセッササイクル
の最適部分に随意に精密に位置させることができる。
【0009】
【実施例】図面を参照して本発明の実施例を説明する。 図1はマイクロプロセッサ10と2つの外部装置12及
び14(本例ではメモリであるものとする)とを具える
データ処理システムの一部を示す。メモリ12は一連の
命令を含むプログラムメモリであり、このメモリは高速
読出し専用メモリとして構成するのが好ましい。メモリ
14はデータ用の低速ランダムアクセスメモリである。 マイクロプロセッサ10から情報バス16がメモリ12
及び14に延在し、このバスは実際には多数の並列ライ
ンから成り、このバスを経てデータを双方向に、即ちプ
ロセッサ10から及びプロセッサ10へ転送することが
できる。メモリ12及び14はそれぞれ双方向接続部1
3及び15を介してバス16に接続される。バス16上
の情報は例えばデータ又はアドレスであり、マイクロプ
ロセッサ10からメモリ12及び14に延在する接続ラ
イン11上の対応する制御信号により指示される。通常
、マイクロプロセッサ10は最初にアドレスをバス16
に送出すると共に接続ライン11上の制御信号によりこ
のアドレスが妥当であるときこれを指示して関連するメ
モリにこのアドレスを受けとらせる。次に、メモリ12
又は14がアドレスされたメモリ位置を読み出し、読み
出したデータをバス16を経てマイクロプロセッサに転
送し、マイクロプロセッサはこのデータを接続ライン1
1上の制御信号から所定の期間後に受け取る。プログラ
ムメモリ12の読出し動作を実行する代りに、例えばデ
ータメモリ14をアクセスする必要がある場合にはマイ
クロプロセッサ10からライン17を経てアクセス信号
が送出される。他の外部装置(図を簡略にするために図
示してない)もバス16及び制御ライン17及びもしあ
れば他の制御ラインに接続することができる。
【0010】マイクロプロセッサ10のプロシージャは
ライン19を経て供給されるクロック信号により制御さ
れ、このクロック信号は分周装置18により取り出され
る。この分周装置18はクロック発生器20からライン
21を経て固定周波数のクロック信号を受信し、この一
定クロック信号を2つの異なる除数で分周して2つの異
なる周波数のクロック信号を発生し、これら2つのクロ
ック信号の1つをスイッチを介してライン19上に出力
する。分周装置18の1つの除数は1に等しくするのが
好ましい。この場合にはランイ21上のクロック信号又
はこのクロック信号から分周により取り出したクロック
信号がライン19上に出力される。この切り換えはライ
ン17上のアクセス制御信号により制御される。
【0011】図2は分周装置18の一実施例のブロック
図を示す。本例分周装置は複数個のカウンタ30, 3
4, 36及び38を具え、これらカウンタは左側の入
力端子CLに受信されるクロック信号を用いて所定数(
それぞれL,m,n及びp)のクロックパルスを計数し
、所定数の計数後に最終位置に到達して右側の桁上げ出
力端子に出力信号を出力する。カウンタ34及び36は
阻止入力端子B(45, 47)も具え、当該カウンタ
の計数動作をこの入力端子の信号値に応じて開始又は停
止することができる。カウンタ34, 36及び38は
リセット入力端子RSも具え、この入力端子の所定の信
号に応答してカウンタを所定の位置に保持することがで
きる。
【0012】図1のクロック発生器20からクロック信
号がライン21を経て供給される。カウンタ34の出力
端子35の信号により制御されるスイッチ32がライン
19をランイ21又はカウンタ30の出力端子に接続す
る。カウンタ30はライン21上のクロック周波数を除
数Lで割った周波数を有するクロック信号を出力する。 ユニット40はライン17上のアクセス信号を受信し、
このユニットは全装置の動作電圧のスイッチオン後にラ
イン41上にリセット信号を発生してカウンタ38をラ
イン17上に最初のアクセス制御信号が現われるまで所
定の位置に保持する。この位置ではカウンタ38は出力
端子39に、両カウンタ34及び36をそれぞれの所定
の位置に保持しそれらの計数を阻止する信号を発生する
。アクセス信号がライン17上に現われると同時にライ
ン41上のリセット信号が消滅し、カウンタ38がライ
ン21上のP個のクロック信号を計数し、斯る後に出力
端子39に、カウンタ38の以後の計数を阻止しその代
わりにカウンタ34及び36の計数をエネーブルする信
号を出力する。この理由のために、出力端子39の信号
はカウンタ38の内部でリトロ結合されているが、この
結合は図を簡略にするために図示してない。カウンタ3
4, 36はライン19上のクロック信号を計数パルス
として受信する。 カウンタ38の出力端子39の信号によりカウンタ34
はその桁上げ出力端子35に、カウンタ36の計数を入
力端子47を介してエネーブルする信号を発生する位置
に保持され、カウンタ36がその出力端子37に、カウ
ンタ34の以後の計数を入力端子45を介して阻止する
信号を発生し、これにより出力端子35の信号が維持さ
れる。
【0013】カウンタ36はライン19上のn個のクロ
ックパルスの計数後にその最終位置に到達し、出力端子
37にカウンタ34の計数をエネーブルする信号を発生
すると同時に、カウンタ34の出力端子35の信号が消
滅するためスイッチ32が図示の位置へスイッチされる
と共にカウンタ36の以後の計数が入力端子47を介し
て阻止されるため出力端子37の信号が一定時間維持さ
れる。
【0014】カウンタ34がライン19上のm個のクロ
ック信号を計数すると同時に、出力端子35に信号を再
び発生するためスイッチ32が切り換えられると共に、
カウンタ36の計数がエネーブルされ且つカウンタ34
の計数が出力端子37の信号により阻止される。従って
、カウンタ34及び36が交互にm個又はn個のパルス
を計数すると共にスイッチ32がこの交互リズムで切り
換えられる。マイクロプロセッサのためのライン19上
のクロック信号の平均周波数fm はライン21上のク
ロック信号の周波数fc に次のように依存する。
【0015】
【外1】 が得られる。
【0016】和m+nはマイクロプロセッサの1サイク
ルのクロックパルス数に等しいため、各サイクル内のク
ロックパルス及び従ってマイクロプロセッサのためのク
ロックパルスの平均周波数は一定になるためマイクロプ
ロセッサ内のタイミング素子は特に長期間に亘ってマイ
クロプロセッサクロック周波数で動作することが可能に
なる。
【0017】図3及び4はライン19上のクロック信号
の種々の周波数と図1のマイクロプロセッサ10の制御
信号及び図2のスイッチ32を制御するカウンタ34の
出力端子35の信号との関係を示すものである。個々の
波形曲線の番号は関連する信号が発生するそれぞれの出
力端子又は接続ラインの番号に対応させてある。図3で
は図2のカウンタ38が存在しない、即ちライン41が
端子39に直接接続されているものとする。
【0018】サイクルZ1において、マイクロプロセッ
サは最初に図1又は図2のライン21上のクロック信号
の周波数の半分の低周波数を有するクロック信号を受信
する。このクロック信号の最初の後縁に応答してマイク
ロプロセッサからの制御ライン11上の2つの信号が高
レベルになるため、予めアドレスされた命令ワードがプ
ログラムメモリからマイクロプロセッサに転送される。 サイクルZ1内のこの信号の最初の後縁に応答してマイ
クロプロセッサ10により発生されたアドレスがメモリ
12に転送され、ライン11上の下側の信号に応答して
読出し命令が与えられる。
【0019】サイクルZ1の半サイクル後(図3内に破
線で示してある)の最初のクロックパルスの後縁に応答
してライン11上の信号の前縁が再び発生するが、ここ
ではこのサイクルZ1はその開始時において外部メモリ
アクセス命令に関連しているのでサイクルの中間点で新
しい命令は取り出されず、ライン11上の下側の信号は
高レベルのままとなる。その代りにライン17上の反転
アクセス信号がサイクルZ1の終了時に低レベルになる
ため、メモリ14のアドレスされたメモリ位置が読み出
される。 読み出されたデータはライン11上の上側の信号の後縁
から所定数のクロックパルス後にマイクロプロセッサに
転送され、即ちメモリ14はこのデータをこの瞬時前に
実際に送出し終えていなければならない。しかし、メモ
リ14がマイクロプロセッサの動作速度と比較してかな
り低速である場合には、ライン19上のマイクロプロセ
ッサのクロック周波数を適切に選択してマイクロプロセ
ッサがデータを受け取る際にデータがメモリにより実際
に送出され終っているようにする必要がある。しかし、
低速メモリの場合にはこの周波数はマイクロプロセッサ
の最大許容クロック周波数より相当低くなる。
【0020】この動作速度の使用を最適にするために、
図3に示す実施例ではマイクロプロセッサのクロック周
波数を図2のカウンタ34の出力端子の信号によりサイ
クルZ2の第2半部中高い値に切り換え、即ち本例では
2倍の周波数に切り換える。これは、マイクロプロセッ
ササイクルのこの部分中は外部装置又は外部データメモ
リへのアクセスが起り得ないためであり、更にマイクロ
プロセッサによるデータの受取りが既に終了しているた
めである。これにより、サイクル持続時間はマイクロプ
ロセッサに対し常時最大のクロック周波数を提供する場
合の最小サイクル持続時間に対し1.5 倍だけ増大す
る。この低クロック周波数から高クロック周波数への遷
移は外部装置へのアクセスがなくてもサイクルZ3及び
その後のサイクル(図示せず)におい継続する。
【0021】図4は図2に示す全回路(即ちカウンタ3
8を含む) を使用する際の動作を示す。第1サイクル
Z1中の動作は図3に対応するため説明を省略する。ラ
イン17上のアクセス信号の発生に応答して図2のカウ
ンタ38がエネーブルされ、p個のクロックパルス、即
ち本例では3個のクロックパルスを計数する。3個のク
ロックパルスがカウントダウンされ、カウンタ34及び
36に対するエネーブル信号がカウンタ38の出力端子
39に発生すると、カウンタ34の出力端子35の信号
がすぐに切り換わり、これは初めにカウンタ34がカウ
ンタ36の出力端子の信号により保持され、以後の計数
が阻止されるためであり、スイッチ32は図示の位置を
占め、高周波数のクロック信号を出力端子19に出力す
る。
【0022】次いでこれらのクロック信号がカウンタ3
6により計数され、n個のクロックパルス(本例では6
個のクロックパルス)後にカウンタ34をエネーブルす
る信号が出力端子37に現われると同時に出力端子35
の信号が切り換わり、カウンタ34が低周波数のクロッ
クパルスを計数しその最終位置に到達して出力端子35
の信号を切り換え、カウンタ36を再びスイッチオンす
るまで低周波数のクロックパルス(本例では6個)を出
力ライン19に出力する。サイクルZ2において生ずる
このクロック周波数の切り換えはサイクルZ3及びその
後のサイクルにおいて続く。従って、高クロック周波数
から低クロック周波数への切り換えを特に外部メモリへ
のアクセスが生ずる瞬時に正確に発生させることができ
、後続するこの低周波数クロックパルスの数を、データ
がメモリからマイクロプロセッサへ、正確にこの低周波
数クロックの終了時に転送されるように選択することが
できる。このように低周波数のクロック信号の期間をア
クセスの開始時とデータの受取り時との間の経過期間に
最適に正確に適応させることができるため、マイクロプ
ロセッサは他の全時間中最大クロック周波数で動作する
ことができる。
【図面の簡単な説明】
【図1】マイクロプロセッサ及び外部装置を具えるデー
タ処理システムのブロック図である。
【図2】本発明による分周装置の一実施例のブロック図
である。
【図3】データ処理システム及び本発明による分周装置
の一例の種々の信号の波形図である。
【図4】データ処理システム及び本発明による分周装置
の他の例の種々の信号の波形図である。
【符号の説明】
10  マイクロプロセッサ 12, 14  外部メモリ 18  分周装置 20  クロック発生器 30, 34, 36, 38  カウンタ32  ス
イッチ 40  リセット信号発生ユニット

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】  それぞれの命令を実行するために各々
    所定数のクロックパルスを含む1以上のサイクルを必要
    とし、命令に応じてサイクルの所定部分中に外部装置、
    特にメモリをアクセスする必要があるマイクロプロセッ
    サにおいて、クロック信号の周波数を第1又は第2の除
    数で制御可能に分周して第1周波数を有する第1クロッ
    ク信号又は第2周波数を有する第2クロック信号を発生
    する分周装置を具え、マイクロプロセッサのクロック入
    力端子を該分周装置の出力端子に接続して成るマイクロ
    プロセッサのプログラムの実行を反復減速する回路配置
    において、前記分周装置(18)は、マイクロプロセッ
    サが実際にアクセス動作を実行するか否かと無関係に、
    各サイクルにおいて第1周波数を有する第1の固定数の
    クロックパルス及び第2周波数を有する第2の固定数の
    クロックパルスを発生し、第1及び第2の固定数の和が
    1サイクルのクロックパルスの数に等しいことを特徴と
    するマイクロプロセッサのプログラムの実行を反復減速
    する回路配置。
  2. 【請求項2】  前記分周装置(18)はクロック信号
    を受信し第2の低周波数を有する第2クロック信号を発
    生する第1循環カウンタ(30)と、前記クロック信号
    又は第2クロック信号を当該分周装置(18)の出力端
    子(19)に選択的に供給する可制御スイッチ(32)
    と、当該分周装置(18)の出力端子(19)のクロッ
    ク信号を計数パルスとして受信する第2カウンタ(34
    )及び第3カウンタ(36)とを具え、該両カウンタは
    少なくとも阻止入力端子(45, 47)及び桁上げ出
    力端子(35,37)を有し、第2及び第3カウンタ(
    34, 36)の桁上げ出力端子(35, 37)を第
    3及び第2カウンタ(36, 34)の阻止入力端子(
    47, 45)にそれぞれ接続して両カウンタ(34,
     36)が交互にのみ計数するようにし、第2カウンタ
    (34)の桁上げ出力(35)が前記スイッチ(32)
    を制御するように構成したことを特徴とする請求項1記
    載の回路配置。
  3. 【請求項3】  第2及び第3カウンタの計数の開始を
    マイクロプロセッサ(10)のアクセス信号の最初の出
    現に基づいて制御したことを特徴とする請求項2記載の
    回路配置。
  4. 【請求項4】  前記分周装置(18)はマイクロプロ
    セッサ(10)のアクセス信号の最初の出現後に計数を
    開始して所定の最終位置に達するまでに所定数のクロッ
    クパルスを計数し前記最終位置に達するまで阻止信号を
    発生する第4カウンタ(38)を具え、その阻止信号に
    より前記第2及び第3カウンタ(34, 36)の計数
    を阻止させるようにしたことを特徴とする請求項2記載
    の回路配置。
  5. 【請求項5】  請求項1〜4の何れかに記載された回
    路配置を具えることを特徴とする集積回路ディジタル信
    号プロセッサ。
  6. 【請求項6】  前記分周装置はソースクロック周波数
    を1で分周して第1及び第2クロック信号のうち高い方
    のクロック周波数を発生することを特徴とする請求項1
    記載のプロセッサ。
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