JPH08147213A

JPH08147213A - メモリ装置

Info

Publication number: JPH08147213A
Application number: JP6281684A
Authority: JP
Inventors: Masato Suzuki; 正人鈴木
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1994-11-16
Filing date: 1994-11-16
Publication date: 1996-06-07

Abstract

(57)【要約】【目的】シンプルアクセスモードであるか、バースト
アクセスモードであるかを択一的に指定するモード指定
信号が、メモリへのアクセス開始後、２ＣＰＵサイクル
目以降で確定するＣＰＵと組み合わして使用した際に、
高速にデータ転送が行えるシステムを構築することがで
きるメモリ装置を提供する。【構成】モード指定信号“*BURST”が確定する以前の
段階で、ＣＰＵより与えられたアドレスのデータを出力
するための処理と、アクセスモードがバーストアクセス
であった場合に実行することが必要となる処理（アドレ
スカウンタ１２のカウントアップ）が開始され、その
後、バーストアクセスモードであることが確定した場合
には、引き続いてバーストアクセスに必要な処理が繰り
返され、シンプルアクセスであることが確定した場合に
は、装置の状態がアクセス要求を待機する状態に移行す
るように、メモリコントローラ１１を構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ装置に係わり、
特に、使用するアクセスモードがシンプルアクセスモー
ドであるかバーストアクセスモードであるかを指定する
信号が、アクセス開始後、２ＣＰＵサイクル目以降で確
定するＣＰＵと組み合わせて用いられるメモリ装置に関
する。

【０００２】

【従来の技術】ＲＩＳＣ(Reduced Instruction Set Com
puter)タイプのＣＰＵには、バーストアクセスというメ
モリアクセスモードをサポートしているものがある。バ
ーストアクセスモードは、連続したアドレスのデータを
高速にアクセスするために設けられたアクセスモードで
あり、このアクセスモードでは、図７および図８に示し
たように、ＣＰＵ３１からアクセス対象とするメモリ装
置３２に対して、バーストアクセスを行うことを示す制
御信号と、アクセスを行うデータの最初のアドレス（ス
タートアドレス）だけが供給され、ＣＰＵ３１は、その
後、データバス上に出力されるデータ０、データ１等
を、クロック（CLK)に同期して取得していくことによ
り、連続したアドレスのデータのアクセスを行ってい
く。なお、図７において、制御信号“*BURST”が、アク
セスモードを択一的に指定する信号であり、この図に示
したＣＰＵでは、２番目のＣＰＵサイクル内で、アクセ
スモードが確定することになる。

【０００３】このように、バーストアクセス時には、Ｃ
ＰＵからスタートアドレスしか出力されないため、バー
ストアクセスを行うＣＰＵは、バーストアクセスを要求
された際に、スタートアドレスを基に、順次、出力する
アドレスを変更していく機能を備えたメモリ装置と組み
合わせて使用されることになる。

【０００４】現在、バーストアクセスを行うＣＰＵと組
み合わせて使用できるメモリ装置（メモリチップ）とし
ては、メモリチップ自体にバーストアクセスに対応でき
る機能が付加されたものと、通常のメモリチップに幾つ
かの回路を付加してバーストアクセスに対応できるよう
にしたものとが存在している。

【０００５】このうち、前者のメモリチップ（メモリ装
置）は、製造されている種類が少ないため、そのような
メモリチップを用いてバーストアクセスが行えるシステ
ムを構成した場合、システムのメモリ容量が、製造され
ているメモリチップの容量によって制限されてしまうこ
とになり、自由なシステム設計が行えない。さらに、そ
のようなメモリチップは、高価でもあるため、システム
が高価になってしまうといった問題もあった。

【０００６】これに対し、後者のメモリ装置は、広く一
般的に用いられているメモリチップを用いて構成するこ
とが可能であるため、メモリ容量を任意に設定でき、ま
た、安価にシステムを構築できることにもなるので、バ
ーストアクセスを行うＣＰＵは、通常のメモリチップに
回路を付加したメモリ装置と組み合わされて使用される
ことが多くなっている。

【０００７】その際、アクセスタイムが比較的遅いメモ
リを用いる場合には、通常、複数のメモリに対して、ア
ドレスが１つずれるたびに隣のメモリが使用されるよう
にアドレス付け（アドレスインタリーブ）をしておき、
それら複数のメモリから順にデータが読み出されるよう
にメモリ装置が構成される。

【０００８】以下、図９ないし図１１を用いて、従来
の、アドレスインタリーブを行っているメモリ装置の概
要を説明する。なお、これから説明を行うメモリ装置
は、アクセス開始後２ＣＰＵサイクル目以降でアクセス
モードが確定する、前述したようなＣＰＵと接続されて
使用される装置であり、図９は、そのようなメモリ装置
の概略構成を示したブロック図であり、図１０は、メモ
リ装置内に設けられているメモリコントローラの状態
が、ＣＰＵから入力される制御信号に応じて遷移する様
子を示した状態遷移図である。また、図１１は、メモリ
コントローラが各状態において出力する各制御信号のレ
ベルを示した図である。

【０００９】図９に示してあるように、従来のメモリ装
置は、メモリコントローラ２１とアドレスカウンタ２２
_EVEN、２２_ODDと、メモリバンク２３_EVEN、２３_ODDに
よって構成されている。アドレスカウンタ２２_EVEN、２
２_ODDは、メモリコントローラ２１からイネーブルレベ
ルの信号“*LOAD ”が入力されたときに、アドレスバス
上のアドレスを取り込むとともに、そのアドレスをメモ
リバンク２３に出力し、イネーブルレベルの信号“*CE-
EVEN”または“*CE-ODD ”が入力された際に、内部に記
憶しているアドレスのカウントアップを行うように構成
された回路である。

【００１０】また、メモリバンク２３_EVEN、２３
_ODDは、アドレスインターリブされたメモリであり、そ
れぞれのメモリバンク２３が出力すべきデータのアドレ
スは、アドレスカウンタ２２_EVEN、２２_ODDによって指
定され、メモリバンク２３_EVEN、２３_ODDは、それぞ
れ、メモリコントローラ２１から、イネーブルレベルの
信号“*OE-EVEN”、“*OE-ODD ”が入力された際に、該
当アドレスのデータをデータバス上に出力するようにな
っている。

【００１１】メモリコントローラ２１は、ＣＰＵから入
力される制御信号（*BURST,*ROMOE,*ROMCS) 、クロック
(CLK) およびアドレスバスの最下位ビットA0を基に、ア
ドレスカウンタ２２およびメモリバンク２３を制御する
ための信号(*LOAD,*CE-EVEN,*OE-EVEN,*CE-ODD,*OE-OD
D) を作成する回路であり、以下に記すような手順で制
御信号を発生している。

【００１２】図１０に示してあるように、従来のメモリ
コントローラ２１は、“IDLE”、“PRE-EVEN”、“SIM-
EVEN”、“BUR-EVEN”、“PRE-ODD ”、“SIM-ODD ”、
“BUR-ODD ”という７つの状態を、信号“*BURST”や、
“*ROMCS”のレベルに応じて、“CLK ”で規定される１
ＣＰＵサイクル毎に、遷移するように構成されており、
“IDLE”ステートから、“PRE-EVEN”ステートへの遷移
は、“!ROMCS&!A0”、すなわち、信号“*ROMCS”が
“Ｌ”であり、アドレスの最下位ビットA0が、“０”で
あるときに行われ、“IDLE”ステートから、“PRE-ODD
”ステートへの遷移は、信号“*ROMCS”が“Ｌ”であ
り、最下位ビットA0が“１”であるときに行われるよう
になっている。

【００１３】このため、従来のメモリコントローラ２１
は、メモリアクセスが開始された際のアドレス（スター
トアドレス）によって、“PRE-EVEN”、“PRE-ODD ”、
いずれか一方のステートに遷移する。そして、“PRE-EV
EN”、“PRE-ODD ”ステートでは、図１１に示してある
ように、それぞれ、信号“*OE-EVEN”、“*OE-ODD ”が
イネーブルとされるが、信号“*RADY ”が“Ｈ”（ディ
セーブル）とされ、ＣＰＵのデータの取り込みが禁止さ
れる。

【００１４】“PRE-EVEN”（“PRE-ODD ”）ステートに
おいて、信号“*BURST”が確定し、たとえば、シンプル
アクセスモードであることが判明した場合には、メモリ
コントローラ２１は、次のＣＰＵサイクルで“SIM-EVE
N”（“SIM-ODD ”）ステートに遷移する。そして、そ
のステートにおいて、信号“*RADY ”を“Ｌ”とするこ
とによって、１アドレス分のデータの転送を行った後
に、“IDLE”ステートに戻ることになる。

【００１５】また、バーストアクセスモードであること
が判明した場合には、メモリコントローラ２１は、“BU
R-EVEN”（“BUR-ODD ”）ステートに遷移し、信号“*B
URST”がバーストモードが続行されていることを示すも
のである間、“BUR-ODD ”、“BUR-EVEN”ステート間の
遷移を繰り返す。すなわち、各ステートにおいて、アド
レスカウンタへのカウントアップ指示（“*CE-EVEN”、
“*CE-ODD ”）と、メモリバンクへのデータの出力指示
（“*OE-EVEN”、“*OE-ODD ”）を行うことによって、
各メモリバンク２３に連続するアドレスのデータをデー
タバス上に出力させる。

【００１６】

【発明が解決しようとする課題】以上、説明した、従来
のメモリ装置の簡単なタイミングチャートを、図１２に
示す。図中、データ２を取得するのに要しているＣＰＵ
サイクル数（“ADD EVEN”、“DATA(EVEN)”を参照され
たい）から明らかなように、従来のメモリ装置では、メ
モリとして、アクセスタイムが１ＣＰＵサイクル程度の
ものが使用されることになる。

【００１７】しかしながら、従来のメモリ装置では、既
に説明したように、アクセスモードの確定を待つための
ステート“PRE-EVEN”、“PRE-ODD ”が設けられている
ため、“ADD EVEN”、“DATA”の変化から明らかなよう
に、最初のデータであるデータ０の読み出しに、３ＣＰ
Ｕサイクルが必要とされている。このように、従来のメ
モリ装置では、アドレスの指定とデータの読み出しが２
ＣＰＵサイクルで完了させることができるメモリを用い
ていながら、最初のデータアクセスに関しては、その能
力を十分に利用していないものとなっていた。

【００１８】また、従来のメモリ装置は、シンプルアク
セス時にも、３ＣＰＵサイクルが必要とされる構成とな
っているため、バーストアクセスとシンプルアクセスの
使用頻度によっては、従来のメモリ装置を用いてシステ
ムを構築するより、バーストアクセス機能を一切用いず
にシステムを構成した方が、システムの総合的なパフォ
ーマンスが向上するような場合もあった。

【００１９】そこで、本発明の目的は、アクセスモード
がシンプルアクセスモードであるか、バーストアクセス
モードであるかを択一的に指定するモード指定信号が、
メモリへのアクセス開始後、２ＣＰＵサイクル目以降で
確定するＣＰＵと組み合わして使用した際に、高速にデ
ータ転送が行えるシステムを構築することができるメモ
リ装置を提供することにある。

【００２０】

【課題を解決するための手段】本発明では、メモリへの
アクセスモードが１アドレス分のデータの出力を要求す
るシンプルモードであるか、連続した複数のアドレスの
データの出力を要求するバーストモードであるかを択一
的に指定するモード指定信号が、メモリへのアクセス開
始後、２ＣＰＵサイクル目以降で確定するＣＰＵと組み
合わされて使用されるメモリ装置を、（イ）アドレスイ
ンタリーブされた、アクセスタイムが１ＣＰＵサイクル
程度の所定数のメモリと、（ロ）これら所定数のメモリ
のそれぞれに接続された、各メモリから読み出すデータ
を指定するアドレスを出力するための所定数のアドレス
カウンタと、（ハ）ＣＰＵから供給されたアドレスを所
定数のアドレスカウンタに供給するとともに、そのアド
レスを基に、所定数のメモリからデータの読み出しを行
うメモリを特定する特定手段と、（ニ）ＣＰＵサイクル
毎に、モード指定信号がシンプルモードを指定するもの
かバーストモードを指定するものかを判断する判断手段
と、（ホ）この判断手段の判断結果に依らず、特定手段
によって特定されたメモリがデータを出力できる状態に
なるＣＰＵサイクルにおいて、そのメモリに対してデー
タの出力を指示するとともに、そのメモリに対応するア
ドレスカウンタにアドレスのカウントアップを指示する
第１指示手段と、（ヘ）判断手段によってモード指定信
号がバーストモードを指定するものであると判断された
際に、前回のＣＰＵサイクルにおいてデータの出力が指
示されたメモリの次のメモリにデータの出力を指示する
とともに、データの出力を指示したメモリに対応するア
ドレスカウンタにアドレスのカウントアップを指示する
第２指示手段と、（ト）判断手段によってモード指定信
号がシンプルアクセスモードを指定するものであると判
断された際に、自装置の状態をアクセス要求を待機する
状態に移行させる状態移行手段とから構成する。

【００２１】すなわち、本発明では、アクセスモードが
確定する以前の段階で、ＣＰＵより与えられたアドレス
のデータを出力するための処理およびそのアクセスモー
ドがバーストアクセスモードであった場合に実行するこ
とが必要となる処理（アドレスカウンタのカウントアッ
プ）が開始され、その後、バーストアクセスモードであ
ることが確定した場合には、引き続いてバーストアクセ
スに必要な処理が繰り返され、また、シンプルアクセス
モードであることが確定した場合には、装置の状態がア
クセス要求を待機する状態に移行するように、メモリ装
置を構成する。

【００２２】

【実施例】以下、実施例につき本発明を詳細に説明す
る。

【００２３】図１に、本発明の一実施例によるメモリ装
置の概略構成を示す。図示してあるように、実施例のメ
モリ装置は、メモリコントローラ１１と、２つのアドレ
スカウンタ１２_EVEN、１２_ODDと、２つのメモリバンク
１３_EVEN、１３_ODDによって構成されている。

【００２４】アドレスカウンタ１２_EVEN、１２_ODDは、
メモリコントローラ１１からイネーブルレベルの信号
“*LOAD ”が入力されたときに、アドレスバス上のアド
レスを取り込むとともに、そのアドレスを“ADD EVE
N”、“ADD ODD ”として、メモリバンク１３_EVEN、１
３_ODDに出力するカウンタであり、イネーブルレベルの
信号“*CE-EVEN”または“*CE-ODD ”が入力された際
に、内部に記憶されているアドレスのカウントアップを
行うようにもなっている。

【００２５】メモリバンク１３_EVEN、１３_ODDは、アド
レスインターリブされており、偶数アドレスデータがメ
モリバンク１３_EVENに、奇数アドレスデータがメモリバ
ンク１３_ODDに格納されている。メモリバンク１
３_EVEN、１３_ODDは、それぞれ、メモリコントローラ１
１から、イネーブルレベルの信号“*OE-EVEN”、“*OE-
ODD”が入力された際に、アドレスカウンタ１２_EVEN、
１２_ODDによって指定されているアドレスのデータをデ
ータバス上に出力するようになっている。

【００２６】メモリコントローラ１１は、ＣＰＵから入
力される制御信号（*BURST,*ROMOE,*ROMCS) 、クロック
(CLK) およびアドレスバスの最下位ビットA0の内容を基
に、アドレスカウンタ１２およびメモリバンク１３を制
御するための信号(*LOAD,*CE-EVEN,*OE-EVEN,*CE-ODD,*
OE-ODD) を作成する、いわゆる、ステートマシーンであ
り、クロックに同期して、ステート（状態）を変化さ
せ、各状態に対して定められているレベルの制御信号を
出力する。以下、図面を参照して、実施例のメモリコン
トローラの動作の詳細を説明する。

【００２７】図２に、ＣＰＵからの各信号によって、メ
モリコントローラの状態（ステート）がどのように遷移
するかを模式的に示す。図示してあるように、実施例の
メモリコントローラは、“IDLE”、“SIM-EVEN”、“BU
R-EVEN”、“SIM-ODD ”、“BUR-ODD ”という５つの状
態を、１ＣＰＵサイクル毎に遷移することによって、Ｃ
ＰＵからのメモリアクセス要求に応答するように構成さ
れている。

【００２８】ＣＰＵからのアクセス要求がなされた際、
メモリコントローラは、“!ROMCS&!A0”、すなわち、信
号“*ROMCS”が“Ｌ”であり、アドレスの最下位ビット
A0が、“０”であるときには、“IDLE”ステートから、
“SIM-EVEN”ステートへ遷移し、また、信号“*ROMCS”
が“Ｌ”であり、最下位ビットA0が“１”であるときに
は、“IDLE”ステートから、“SIM-ODD ”ステートへ遷
移する。

【００２９】“SIM-EVEN”から“BUR-ODD ”への遷移お
よび“SIM-ODD ”から“BUR-EVEN”への遷移は、信号
“*BURST”が“Ｌ”であるときに行われ、“BUR-EVE
N”、“BUR-ODD ”間の遷移も、信号“*BURST”が
“Ｌ”であるときに行われる。そして、信号“*BURST”
が“Ｈ”であるときには、“SIM-EVEN”、“SIM-ODD
”、“BUR-EVEN”、“BUR-ODD ”から、“IDLE”への
遷移が行われる。

【００３０】図３に、これら各ステートにおいて、メモ
リコントローラが出力する各制御信号のレベルを示す。
図示してあるように、“IDLE”ステートでは、メモリコ
ントローラは、制御信号“*LOAD ”をイネーブルにする
ことによって、アドレスカウンタ１２_EVEN、１２
_ODD（以下、アドレスカウンタEVEN、ODD と表記す
る。) に対して、アドレスバス上のアドレスのロードを
指示する。また、同時に、信号“*RADY ”を、ディセー
ブルにすることによって、ＣＰＵに、データの出力準備
が整っていないことを通知する。

【００３１】そして、“SIM-EVEN”ステートと“BUR-EV
EN”ステートでは、“*OE-EVEN”と“*CE-EVEN”と“*R
ADY ”をイネーブルとし、“SIM-ODD ”ステートと“BU
R-ODD ”ステートでは、“*OE-ODD ”と“*CE-ODD ”と
“*RADY ”をイネーブルとする。

【００３２】以上、説明したように動作するメモリコン
トローラによって、実施例のメモリ装置では、図４に示
すようなタイミングでメモリからのデータ読み出しが行
われることになる。なお、図４に示したタイミングチャ
ートは、偶数アドレスをスタートアドレスとしたバース
トアクセスがＣＰＵから、要求された際のタイミングチ
ャートである。

【００３３】まず、第１番目のＣＰＵサイクル（“IDL
E”ステート）では、アドレスバス上にＣＰＵから供給
されているスタートアドレスが、イネーブルレベルの信
号“*LOAD ”を受けているアドレスカウンタEVEN、ODD
にロードされ、アドレスカウンタEVEN、ODD は、ロード
したスタートアドレス（最下位ビットを除く）を、その
まま、“ADD EVEN”、“ADD ODD ”として、各メモリバ
ンクに供給する。なお、各メモリバンクのアクセスタイ
ムは、１ＣＰＵサイクル程度であるため、“ADDEVE
N”、“ADD ODD ”が供給が行われる１番目のＣＰＵサ
イクルでは、データの出力準備が整わず、次のＣＰＵサ
イクルにおいて、データ出力準備が整うことになる。

【００３４】２番目のＣＰＵサイクルにおいては、信号
“*BURST”が確定していないため、要求されているアク
セスがバーストアクセスモードがシンプルアクセスモー
ドかの判断ができない訳であるが、メモリコントローラ
は、シンプルアクセスモードのステートである“SIM-EV
EN”ステートに遷移し、信号“*OE-EVEN”（図４には示
していない。）をイネーブルにすることによって、メモ
リバンクEVENに対してデータの出力を指示するととも
に、“*CE-EVEN”をイネーブルにすることによって、ア
ドレスカウンタEVENにアドレスのカウントアップを指示
する。

【００３５】これにより、２番目のＣＰＵサイクル
（“SIM-EVEN”ステート）の最後で、アドレスカウンタ
EVEN内のアドレスのカウントアップがなされ、また、メ
モリバンクEVENからデータバス上に供給されたアドレス
０のデータが、ＣＰＵに格納されることになる。

【００３６】３番目のＣＰＵサイクルにおいて、信号
“*BURST”により、現在のアクセスモードがバーストモ
ードであることが確定することになり、メモリコントロ
ーラは、“BUR-ODD ”ステートに移行し、メモリバンク
ODD にイネーブルレベルの信号“*OE-ODD ”を出力する
ことによって、データの出力を指示するとともに、イネ
ーブルレベルの信号“*CE-ODD ”を出力することによっ
て、アドレスカウンタODD にアドレスのカウンタアップ
を指示する。

【００３７】図示してあるように、４番目のＣＰＵサイ
クルにおいても、バーストモードが続行されていた場合
には、メモリコントローラは、“BUR-EVEN”ステートに
移行し、メモリバンクEVENにイネーブルレベルの信号
“*OE-EVEN”を出力することによって、メモリバンクEV
ENに対して、データの出力を指示するとともに、アドレ
スカウンタEVENにイネーブルレベルの信号“*CE-EVEN”
を出力することによって、アドレスカウンタEVENに対し
て、内部に記憶されているアドレスのカウンタアップを
指示する。

【００３８】図２および図３を用いて説明したように動
作するメモリコントローラによって制御されている実施
例のメモリ装置では、このようなデータの出力（“BUR-
ODD”“BUR-EVEN”という２つのステートの繰り返し）
が、信号“*BURST”が“Ｌ”である限り続行され、信号
“*BURST”または“*ROMCS”がディセーブルになったと
きに、メモリからのデータ出力が停止されることにな
る。

【００３９】このように、実施例のメモリ装置では、バ
ーストモードを指定した際に、ＣＰＵが最初のデータを
受けるまでに必要なＣＰＵサイクルが、２サイクルとな
っており、従来のメモリ装置よりも、高速にアクセス要
求に応答できるようになっている。

【００４０】また、偶数アドレスに対するシンプルアク
セスモードが指定された場合にも、図４の、２番目のＣ
ＰＵサイクルにおけるステート“SIM-EVEN”において、
データ０の出力が行われた後に、３番目のＣＰＵサイク
ルにおいて、“IDLE”に戻ることになるので、やはり、
従来のメモリ装置と比して、高速にメモリアクセスが行
えることになる。

【００４１】なお、実施例のメモリ装置は、アドレスバ
スのA0の内容によって、メモリバンクの特定を行うよう
に構成してあるが、接続するＣＰＵや、各メモリバンク
の使用法に応じて、メモリバンクの特定に用いるビット
を変更しても良いことは当然である。

【００４２】また、実施例のメモリ装置は、２つのメモ
リバンクによって構成してあるが、本発明が適用できる
メモリバンク数には、特に制限はなく、たとえば、図５
に、模式的に示したように、４つのメモリバンクを用い
ても、バーストアクセスモードかシンプルアクセスモー
ドかが確定する前に、１データ分のアクセスが、実行さ
れるようにメモリコントローラを構成しておけば、図６
に示すように、最初のデータを、２ＣＰＵサイクル目に
データバス上に出力させることができるようになる。

【００４３】

【発明の効果】以上、詳細に説明したように、本発明の
メモリ装置によれば、従来、バーストアクセスおよびシ
ンプルアクセス、いずれのアクセスモードにおいても、
３ＣＰＵサイクルを要していた最初のデータアクセス
が、２ＣＰＵサイクルで完了することになり、本発明の
メモリ装置を用いれば、バーストアクセスモードを備え
たＣＰＵを有効に活用した、安価で高速に動作するシス
テムが構築できることになる。

【００４４】特に、ＦＡＸ、複写機などの制御に、バー
ストアクセスが行えるＣＰＵを用いる場合には、頻繁に
少量のデータをバーストアクセスすることになるので、
そのような装置に本発明のメモリ装置を用いた場合に
は、従来のメモリ装置を用いた装置と比して、特に高速
に動作する装置を得ることができることになる。

【図面の簡単な説明】

【図１】本発明の一実施例のメモリ装置の概略構成を
示すブロック図である。

【図２】実施例によるメモリ装置内に設けられている
メモリコントローラの状態遷移図である。

【図３】実施例のメモリ装置内に設けられているメモ
リコントローラが、各状態において出力する制御信号レ
ベルを示した説明図である。

【図４】実施例のメモリ装置に対して、偶数アドレス
で開始されるバーストアクセスを行った際のタイミング
チャートである。

【図５】本発明が適用できるメモリ装置の他の一例を
示したブロック図である。

【図６】図５に示した構成のメモリ装置に対して、バ
ーストアクセスを行った際の簡単なタイミングチャート
である。

【図７】バーストアクセスが行えるＣＰＵを用いたシ
ステムの概略構成図である。

【図８】バーストアクセスを説明するためのタイミン
グチャートである。

【図９】従来のメモリ装置の概略構成を示すブロック
図である。

【図１０】従来のメモリ装置内に設けられているメモ
リコントローラの状態遷移図である。

【図１１】従来のメモリ装置内に設けられているメモ
リコントローラが、各状態において出力する制御信号レ
ベルを示した説明図である。

【図１２】従来のメモリ装置に対して、偶数アドレス
で開始されるバーストアクセスを行った際のタイミング
チャートである。

【符号の説明】

１１、２１…メモリコントローラ、１２、２２…アドレ
スカウンタ、１３、２３…メモリバンク、３１…ＣＰ
Ｕ、３２…メモリ装置

Claims

【特許請求の範囲】

【請求項１】メモリへのアクセスモードが１アドレス
分のデータの出力を要求するシンプルモードであるか、
連続した複数のアドレスのデータの出力を要求するバー
ストモードであるかを択一的に指定するモード指定信号
が、メモリへのアクセス開始後、２ＣＰＵサイクル目以
降で確定するＣＰＵと組み合わされて使用されるメモリ
装置であって、アドレスインタリーブされた、アクセスタイムが１ＣＰ
Ｕサイクル程度の所定数のメモリと、これら所定数のメモリのそれぞれに接続された、各メモ
リから読み出すデータを指定するアドレスを出力するた
めの所定数のアドレスカウンタと、前記ＣＰＵから供給されたアドレスを前記所定数のアド
レスカウンタに供給するとともに、そのアドレスを基
に、前記所定数のメモリからデータの読み出しを行うメ
モリを特定する特定手段と、前記ＣＰＵサイクル毎に、前記モード指定信号がシンプ
ルモードを指定するものかバーストモードを指定するも
のかを判断する判断手段と、この判断手段の判断結果に依らず、前記特定手段によっ
て特定されたメモリがデータを出力できる状態になるＣ
ＰＵサイクルにおいて、そのメモリに対してデータの出
力を指示するとともに、そのメモリに対応するアドレス
カウンタにアドレスのカウントアップを指示する第１指
示手段と、前記判断手段によって前記モード指定信号がバーストモ
ードを指定するものであると判断された際に、前回のＣ
ＰＵサイクルにおいてデータの出力が指示されたメモリ
の次のメモリにデータの出力を指示するとともに、デー
タの出力を指示したメモリに対応するアドレスカウンタ
にアドレスのカウントアップを指示する第２指示手段
と、前記判断手段によって前記モード指定信号がシンプルア
クセスモードを指定するものであると判断された際に、
自装置の状態をアクセス要求を待機する状態に移行させ
る状態移行手段とを具備することを特徴とするメモリ装
置。