JPH0612320A - コンピュータシステムにおけるｃｐｕの動作方法 - Google Patents

Abstract

(57)【要約】 【目的】コンピュータシステムにおけるＣＰＵの動作方
法、及びそれに用いるメインボード及びメモリボードに
関し、機能の拡張又は変更などのためにメモリボードを
接続した場合において、ＣＰＵの動作周波数をできるだ
け高くして処理速度を向上させることを目的とする。 【構成】ＣＰＵ、ＲＯＭ、ＲＡＭ、及びクロック発生器
を含んで構成されるコンピュータシステムにおいて、少
なくともＣＰＵが搭載されたメインボードと、ＲＯＭ、
ＲＡＭ、及びクロック発生器が搭載され、メインボード
に着脱可能に接続されるメモリボードとを備え、ＣＰＵ
を、少なくともメモリボードに搭載されたＲＯＭ又はＲ
ＡＭのアクセス時において、当該メモリボードに搭載さ
れたクロック発生器が発生するクロック信号に同期して
動作させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
におけるＣＰＵの動作方法、及びそれに用いるメインボ
ード及びメモリボードに関する。

【０００２】

【従来の技術】従来より、プリンタ装置その他の機器の
制御又は信号処理のために、その処理動作に必要なプロ
グラムを格納したＲＯＭ（読み出し専用のメモリ）、Ｒ
ＡＭ（読み書き可能なメモリ）、ＣＰＵ（中央処理装
置）、及びクロック発生器を含んで構成されるコンピュ
ータシステム（又はコントローラ）が内蔵されている。

【０００３】このようなコンピュータシステムでは、ク
ロック発生器の発生するクロック信号に同期してＣＰＵ
が動作し、そのＣＰＵによってＲＯＭ及びＲＡＭのアク
セスが行われる。

【０００４】さて、このような機器の機能を拡張し又は
変更する場合に、拡張又は変更された機能を実現するた
めのプログラムを格納したＲＯＭを搭載（実装）したメ
モリボードを別途作成し、そのメモリボードを、ＣＰＵ
が搭載された元のボード（メインボード）にコネクタな
どにより接続し、これによってメインボードのＣＰＵが
メモリボードのＲＯＭをアクセスするようにシステム構
成することが行われている。

【０００５】

【発明が解決しようとする課題】しかし、そのような従
来のシステムでは、メモリボードをメインボードに接続
した場合に、ＣＰＵを動作させるためのクロック発生器
として、ＣＰＵとともに搭載されている元のクロック発
生器をそのまま使用するようになっている。

【０００６】そのため、メモリボードに搭載したＲＯＭ
に格納されるプログラムがメインボードに搭載された元
のＲＯＭのプログラムよりも長く複雑になった場合で
も、ＣＰＵの動作周波数が同一であるために、拡張又は
変更された機能を実現するのにその処理速度が低下する
という問題が生じている。

【０００７】本発明は、上述の問題に鑑み、機能の拡張
又は変更などのためにメモリボードを接続した場合にお
いて、ＣＰＵの動作周波数をできるだけ高くして処理速
度を向上させることの可能なコンピュータシステムにお
けるＣＰＵの動作方法、及びそれに使用されるメモリボ
ード及びメインボードを提供することを目的としてい
る。

【０００８】

【課題を解決するための手段】請求項１の発明に係る動
作方法は、上述の課題を解決するため、ＣＰＵ、ＲＯ
Ｍ、ＲＡＭ、及びクロック発生器を含んで構成されるコ
ンピュータシステムにおいて、少なくとも前記ＣＰＵが
搭載されたメインボードと、少なくとも前記ＲＯＭの一
部、少なくとも前記ＲＡＭの一部、及び前記クロック発
生器が搭載され、前記メインボードに着脱可能に接続さ
れるメモリボードとを備え、前記ＣＰＵを、少なくとも
前記メモリボードに搭載された前記ＲＯＭ又は前記ＲＡ
Ｍのアクセス時において、当該メモリボードに搭載され
たクロック発生器が発生するクロック信号に同期して動
作させる。

【０００９】請求項２の発明に係るメモリボードは、Ｃ
ＰＵが搭載されたメインボードに着脱可能に接続される
メモリボードであって、前記メモリボードには、ＲＯ
Ｍ、ＲＡＭ、及びクロック発生器が搭載されており、前
記メモリボードを前記メインボードに接続したときに、
前記クロック発生器の発生するクロック信号が前記ＣＰ
Ｕの動作のために供給されるとともに、前記メモリボー
ドのＲＯＭ及びＲＡＭが、前記ＣＰＵによってアクセス
されるように構成される。

【００１０】請求項３の発明に係るメインボードは、Ｃ
ＰＵが搭載されており、ＲＯＭ、ＲＡＭ、及びクロック
発生器が搭載されたメモリボードが当該メインボードに
着脱可能であり、前記メモリボードが装着されて接続さ
れたときに、当該メモリボードに搭載されたクロック発
生器によって当該メインボードのＣＰＵが動作し、且つ
当該メモリボードに搭載されたＲＯＭ及びＲＡＭをアク
セスするように構成される。

【００１１】請求項４の発明に係るメインボードは、ク
ロック発生器と、当該メインボードのクロック発生器と
前記メモリボードに搭載されたクロック発生器とを選択
して前記ＣＰＵに供給するためのクロック選択回路とが
搭載されて構成される。

【００１２】

【作用】メインボードにメモリボードを装着することに
よって、メインボードのＣＰＵは、メインボードのクロ
ック発生器又はメモリボードのクロック発生器のいずれ
かからのクロック信号によって動作する。

【００１３】メモリボードに搭載するＲＡＭ又はＲＯＭ
のアクセス速度を、メインボードに搭載されるそれらよ
りも高速とし、それらをアクセスする際に、それらに合
った周波数のクロック信号を選択することによって、コ
ンピュータシステムの処理の速度化が図られる。

【００１４】

【実施例】図１は本発明の第１実施例のメインボード３
のブロック図である。メインボード３は、ＣＰＵ１１、
Ｉ／Ｏポート１２、ＲＡＭ１３、ＲＯＭ１４、メモリコ
ントローラ１５、クロック信号ＣＬＫ１を発生するクロ
ック発生器１６、及び、２種類のクロック信号ＣＬＫ
１，２のいずれかをクロック信号ＩＮＣＬＫとして選択
してＣＰＵ１１に供給するためのクロック選択回路１７
を有している。

【００１５】バスラインＢ１〜３は、ＣＰＵ１１、メモ
リコントローラ１５、ＲＡＭ１３、及びＲＯＭ１４の相
互間を接続するものであり、ＲＡＭ１３及びＲＯＭ１４
などの制御のためのコントロールラインを含む。

【００１６】ＲＯＭ１４には、ＣＰＵ１１が実行するた
めのプログラムが格納されており、通常はこのＲＯＭ１
４に格納されたプログラムを実行することによって、例
えばプリンタ装置としての所定の標準的な機能が実現さ
れる。

【００１７】その場合に、つまりメインボード３を単体
で使用する場合に、ＣＰＵ１１には、クロック選択回路
１７によって、クロック発生器１６からのクロック信号
ＣＬＫ１がクロック信号ＩＮＣＬＫとして供給される。

【００１８】クロック信号ＣＬＫ１の周波数は、ＣＰＵ
１１の動作可能な周波数であることは勿論であるが、Ｒ
ＡＭ１３及びＲＯＭ１４のアクセス速度を考慮した上
で、それらのアクセスに無駄なウエイト時間を要するこ
とのないよう、充分に低い周波数が選定されている。

【００１９】このように、メインボード３の基本的な機
能のみを実現するための余り複雑でないプログラムがＲ
ＯＭ１４に格納されており、そのプログラムの実行には
それほど速い動作速度を要しないので、アクセス速度の
遅いＲＡＭ１３及びＲＯＭ１４を使用して、メインボー
ド３のコストの低減が図られている。但し、ＣＰＵ１１
は、後述のクロック信号ＣＬＫ２の周波数でも動作可能
なものが使用されている。

【００２０】次に、メインボード３にメモリボードを追
加接続した種々のコンピュータシステムの例について説
明する。図２は本発明の第１実施例のコンピュータシス
テム１のブロック図、図３はメインボード３とメモリボ
ード４との接続方法を示す図、図４は検出回路９０の回
路及び動作表を示す図、図５はクロック選択回路１７の
回路図、図６はクロック選択回路１７の動作タイミング
チャート、図７はメモリコントローラ１５内のＲＯＭ切
換え回路６０を示す図である。

【００２１】第１実施例のコンピュータシステム１は、
メインボード３にメモリボード４が装着されたものであ
り、メインボード３のＲＡＭ１３、ＲＯＭ１４、及びク
ロック発生器１６が、メモリボード４のそれらに置き換
えられて接続されている。

【００２２】すなわち、メインボード３には、図３に示
すようなコネクタ１００ａが取り付けられており、この
コネクタ１００ａにメモリボード４のコネクタ１００ｂ
を差し込むことによって、メモリボード４が追加接続さ
れ、拡張されたコンピュータシステム１が構成されてい
る。

【００２３】コネクタ１００ａには、図４に示す検出回
路９０が接続されており、ＣＰＵ１１の３つのポートＰ
０〜２に接続される３ビットの情報によって、ボードの
装着の有無及び装着されたボードの種類が検出される。

【００２４】さて、メモリボード４には、クロック発生
器２１、ＲＡＭ２２、及びＲＯＭ２３が搭載されてい
る。クロック発生器２１は、メインボード３のクロック
発生器１６よりも周波数の高いクロック信号ＣＬＫ２を
発生する。ＲＡＭ２２及びＲＯＭ２３は、クロック信号
ＣＬＫ２の周波数に基づく速度でのアクセスが可能なよ
うに、高速のものが用いられている。ＲＯＭ２３には、
ＲＯＭ１４に格納されたプログラムによる機能を拡張し
又は変更した機能を実現するためのプログラムが格納さ
れている。

【００２５】クロック発生器２１のクロック信号ＣＬＫ
２はクロック選択回路１７に、ＲＡＭ２２及びＲＯＭ２
３はバスラインＢ２ａ，Ｂ３ａを介してメモリコントロ
ーラ１５に、それぞれ接続されている。

【００２６】検出回路９０によって、コネクタ１００ａ
にメモリボード４が装着されたことが検出されると、Ｃ
ＰＵ１１は、その時点Ｔ１でそれを切換え要求信号／Ｃ
ＳＲＥＱであると解釈し、現に実行している処理を終了
させた後の時点Ｔ２において、クロック選択回路１７に
対し、メモリボード４に搭載されたクロック発生器２１
からのクロック信号ＣＬＫ２を選択するよう、切り換え
のための信号／ＲＥＳを出力する。なお、信号名に
「／」が付されているのはその信号がアクティブローで
あることを示す。

【００２７】図５及び図６を参照して、クロック選択回
路１７に信号／ＲＥＳが入力されると、すなわち信号／
ＲＥＳがアクティブ（「Ｌ」）になると、セレクタ５３
のＲ端子への信号ＲＥＳＥＴもアクティブ（「Ｈ」）と
なり、図５（ｂ）に示すように、そのＳ端子に入力され
る信号／ＭＢに応じてクロック信号ＣＬＫ１，２が選択
される。

【００２８】信号／ＭＢは、信号／ＣＳＲＥＱがアクテ
ィブである間において、信号／ＲＥＳがアクティブとな
った一定時間ｔ１後にアクティブとなる切換え信号であ
り、例えば信号／ＲＥＳにより計時を開始するカウンタ
回路（タイマー回路）及び信号／ＣＳＲＥＱによるゲー
ト回路などの組み合わせによって生成される。

【００２９】したがって、信号／ＲＥＳがアクティブと
なった後、一定時間ｔ１の後の時点Ｔ３で信号／ＭＢが
アクティブとなることによって、クロック信号ＣＬＫ１
からクロック信号ＣＬＫ２へと切り換えられ、それがク
ロック信号ＩＮＣＬＫとしてＣＰＵ１１に供給される。

【００３０】また、信号／ＲＥＳがアクティブとなった
時点Ｔ２から、カウンタ５１がクロック信号ＣＬＫ１の
カウントを開始し、一定のカウント値となったとき、す
なわち一定の時間ｔ２が経過したときに、カウンタ５１
のＱ端子がアクティブ（「Ｈ」）となって信号ＲＥＳＥ
Ｔ及び信号／ＲＥＳがインアクティブとなる。これによ
って、クロック信号ＩＮＣＬＫの切り換え動作が完了す
る。なお、その後の信号／ＣＳＲＥＱがアクティブであ
る間において、信号／ＭＢもアクティブであり、クロッ
ク信号ＣＬＫ２がクロック信号ＩＮＣＬＫとしてＣＰＵ
１１に供給される。

【００３１】信号／ＲＥＳがアクティブである間は、Ｃ
ＰＵ１１はリセット状態にあり、この間においては、ク
ロック信号ＣＬＫ１，２の競合、又は切り換えによるク
ロック信号ＩＮＣＬＫの乱れが生じても、ＣＰＵ１１の
動作には影響がない。

【００３２】つまり、信号／ＭＢによってクロック信号
ＣＬＫ１，２を切り換える前後において充分な長さのリ
セット信号／ＲＥＳを出力し、その間においてＣＰＵ１
１をリセット状態としておくことによって、クロック信
号ＣＬＫ１，２の切り換え時におけるＣＰＵ１１の異常
動作の発生を防止している。

【００３３】さらに、信号／ＭＢによって、ＲＯＭ１４
からＲＯＭ２３への切り換えが行われる。図７におい
て、信号／ＭＢがアクティブになると、ゲート６１がオ
フし且つゲート６２がオンする。これによって、ＣＰＵ
１１からの信号／ＣＥがアクティブ（「Ｌ」）になった
ときに、ＲＯＭ２３がチップセレクトされ、インストラ
クションバスＩ及びアドレスバスＡによってＣＰＵ１１
からアクセスされることとなる。

【００３４】また、図示は省略したが、ＲＯＭ１４，２
３と同様にＲＡＭ１３，２２の切り換えも行われ、ＲＡ
Ｍ２２に対してＣＰＵ１１によるアクセスが行われる。
したがって、メモリボード４がメインボード３に装着さ
れると、クロック信号ＩＮＣＬＫとしてメモリボード４
に搭載されたクロック発生器２１のクロック信号ＣＬＫ
２が供給され、且つＲＯＭ１４に代えてＲＯＭ２３がア
クセスされ、ＲＯＭ２３に格納されたプログラムが実行
される。

【００３５】クロック信号ＣＬＫ２の周波数はクロック
信号ＣＬＫ１よりも高いので、ＲＯＭ２３へのアクセス
が高速で行われ、処理速度が速くなる。したがって、Ｒ
ＯＭ２３にＲＯＭ１４よりも長く複雑なプログラムが格
納されている場合でも、その実行に要する時間が長くな
らず、拡張された機能などを高速で実現することができ
る。

【００３６】なお、上述したように、ＲＡＭ１３及びＲ
ＯＭ１４、ＲＡＭ２２及びＲＯＭ２３のそれぞれのアク
セス速度は、ノーウエイトでアクセスができるようにク
ロック信号ＣＬＫ１又はクロック信号ＣＬＫ２の周波数
を満足している。

【００３７】図８は本発明の第２実施例のコンピュータ
システム１ａのブロック図、図９はメモリコントローラ
１５ａ内のＲＡＭ切換え回路７０を示す図である。第２
実施例において、第１実施例と同様の要素には同一の符
号を付して説明を省略し又は簡略化する。

【００３８】第２実施例のコンピュータシステム１ａ
は、メインボード３ａにメモリボード４ａが装着された
ものであり、メインボード３ａのＲＯＭ１４、及びクロ
ック発生器１６がメモリボード４ａのそれらに置き換え
られるとともに、メインボード３のＲＡＭ１３とメモリ
ボード４のＲＡＭ２２とがバンクインターリーブ方式で
アクセスされるようになっている。

【００３９】すなわち、メインボード３ａのメモリコン
トローラ１５ａには、ＲＡＭ切換え回路７０が設けられ
ており、メモリボード４ａが装着されたときに、ＲＡＭ
１３及びＲＡＭ２２をＣＰＵ１１がバンクインターリー
ブ方式でアクセスするように切り換える。

【００４０】図９において、メモリボード４ａが装着さ
れていないとき、すなわち信号／ＭＢがインアクティブ
であるときには、アドレスバスのアドレスＡ０，１，２
…は、ゲート７１ａ〜７３ａなどによってＲＡＭ１３の
対応するアドレス端子に接続され、且つ信号／ＣＥはゲ
ート７４ａによってＲＡＭ１３の／ＣＥ端子に接続さ
れ、通常の動作によってＲＡＭ１３へのアクセスが行わ
れる。

【００４１】メモリボード４ａが装着されて信号／ＭＢ
がアクティブになると、上述のゲート７１ａ〜７４ａは
閉じられ、これに代えて、ゲート７１ｂ〜７２ｂなどに
よって、アドレスバスのアドレスＡ１，２…は、ＲＡＭ
１３，２２の１ビット下位に対応するアドレス端子に接
続される。また、信号／ＣＥは、ゲート７３ｂ，７４
ｂ，７５，７６を介して、アドレスＡ０の状態に応じて
ＲＡＭ１３又はＲＡＭ２２の／ＣＥ端子に選択的に接続
される。

【００４２】したがって、最下位のアドレスＡ０が
「１」「０」「１」「０」…というように、アドレスが
連続的に変化する場合には、ＲＡＭ１３とＲＡＭ２２と
が交互にアクセスされる。

【００４３】この例のコンピュータシステム１ａでは、
メモリコントローラ１５ａの回路が多少複雑にはなる
が、ＲＡＭ１３，２２のアクセスを交互に行うため、Ｒ
ＡＭ１３，２２はＣＰＵ１１に対して見掛け上２倍のア
クセス速度が得られることになる。したがって、ＲＡＭ
２２としてアクセス速度の比較的遅いものを用いること
ができる上、ＲＡＭ１３もそのまま使用することができ
る。

【００４４】図１０は本発明の第３実施例のコンピュー
タシステム１ｂのブロック図、図１１はメモリコントロ
ーラ１５ａ内のＲＯＭ切換え回路８０を示す図である。
第３実施例において、第１実施例と同様の要素には同一
の符号を付して説明を省略し又は簡略化する。

【００４５】第３実施例のコンピュータシステム１ｂ
は、メインボード３ｂにメモリボード４ｂが装着された
ものであり、メインボード３ｂのＲＯＭ１４とメモリボ
ード４ｂのＲＯＭ２３とを互いに異なるアドレス領域に
割り当て、処理内容に応じていずれかのＲＯＭ１４，２
３をアクセスするようになっている。

【００４６】また、アクセスされるＲＯＭ１４，２３に
応じて、いずれかのクロック発生器１６，２１が選択さ
れ、それぞれのクロック信号ＣＬＫ１，２によってＣＰ
Ｕ１１が動作する。ＲＡＭ１３，２２は、上述の第２実
施例と同様にバンクインターリーブ方式でアクセスされ
る。なお、ＲＡＭ１３及びＲＯＭ１４、ＲＡＭ２２及び
ＲＯＭ２３のそれぞれのアクセス速度は、ノーウエイト
でアクセスができるようにクロック信号ＣＬＫ１又はＣ
ＬＫ２の周波数を満足している。

【００４７】すなわち、図１１（ｂ）に示すように、Ｒ
ＯＭ１４はアドレス「０」〜「ＦＦＦＦＨ」に、ＲＯＭ
２３はアドレス「１００００Ｈ」〜「１ＦＦＦＦＨ」
に、それぞれ割当てられている。

【００４８】図１１（ａ）に示すように、最上位のアド
レスＡ１６が「１」又は「０」のいずれであるかによっ
て、ＲＯＭ１４とＲＡＭ２２とのアクセスが切り換えら
れるが、ＲＯＭ２３への切り換えは信号／ＭＢがアクテ
ィブとなったときに行われる。

【００４９】つまり、この実施例においては、アドレス
Ａ１６が「１」となったときに信号／ＣＳＲＥＱがアク
ティブとなり、その一定時間ｔ１後に信号／ＭＢがアク
ティブとなってＲＯＭ１４，２３の切り換えが行われ
る。

【００５０】この例によると、メインボード３ｂのＲＯ
Ｍ１４も有効に利用されるので、ＲＯＭ２３には拡張し
又は変更する部分の機能に対応したプログラムのみを格
納すればよく、ＲＯＭ２３には拡張又は変更すべき多く
の機能のプログラムを格納することができる。

【００５１】図１２は本発明の第４実施例のコンピュー
タシステム１ｃのブロック図である。このコンピュータ
システム１ｃのメインボード３ｃには、上述の３つの実
施例のようなＲＡＭ、ＲＯＭ、クロック発生器が設けら
れておらず、これらは全てメモリボード４ｃに搭載され
たものが用いられる。したがって、当然に、メインボー
ド３ｃにはクロック選択回路も設けられておらず、また
メモリコントローラ１５ｃも簡単な回路で実現できる。

【００５２】つまり、この実施例においては、メインボ
ード３ｃは、それ単体ではコンピュータシステムとして
は動作不可能であり、メモリボード４ｃを装着すること
によってコンピュータシステム１ｃとして完成する。

【００５３】メモリボード４ｃにおいては、当該メモリ
ボード４ｃに搭載されたＲＡＭ１３及びＲＯＭ２３のア
クセス速度のみを考慮すればよいので、クロック発生器
２１を比較的自由に設計することが可能である。

【００５４】したがって、例えば、コンピュータシステ
ム１ｃをプリンタ装置のコントローラとして使用する場
合に、多数の同一仕様のメインボード３ｃを標準品とし
て準備しておき、プリンタエンジンの印字速度に応じ
て、それに合った周波数のクロック発生器２１、及びそ
の周波数に見合うアクセス速度のＲＡＭ２２及びＲＯＭ
２３を搭載したメモリボード４ｃを装着すればよい。

【００５５】つまり、同一仕様の多数のメインボード３
ｃと、周波数又はアクセス速度の異なる複数種類のメモ
リボード４ｃとを準備しておくことによって、種々の印
字速度のプリンタ装置に対応することができる。これに
よって、メインボード３ｃの共通化を図ることができ、
例えば高負荷が要求されるハイエンドプリンタには高速
のメモリを用いた動作速度の速いコントローラを、低負
荷でよいローエンドプリンタには速度の遅いメモリを用
いた低コストのコントローラを供給することができ、全
体としても低コスト化を図ることができる。

【００５６】上述の実施例において、ＲＡＭ１３，２２
又はＲＯＭ１４，２３などは複数のチップから構成して
もよい。ＣＰＵ１１によるＲＡＭ１３，２２又はＲＯＭ
１４，２３へのアクセス時にはノーウエイトでアクセス
を行うように説明したが、アクセス速度と周波数との関
連において適当なウエイトを挿入してもよい。

【００５７】上述の実施例において、クロック選択回路
１７として、例えばピンジャンパなどによって手動で切
り換えるようにした回路を用いてもよい。その他、ＲＯ
Ｍ切換え回路６０，８０、ＲＡＭ切換え回路７０、検出
回路９０の回路構成又は素子構成、メインボード３，３
ａ，３ｂ，３ｃ又はメモリボード４，４ａ，４ｂ，４ｃ
の構成、回路、これらの組み合わせ方法、接続方法、そ
の他コンピュータシステム全体の構成などは、本発明の
主旨に沿って種々変更することができる。

【００５８】

【発明の効果】本発明によると、機能の拡張又は変更な
どのためにメモリボードを接続した場合において、ＣＰ
Ｕの動作周波数をできるだけ高くして処理速度を向上さ
せることができる。

【００５９】請求項３の発明によると、ＲＯＭ、ＲＡ
Ｍ、クロック発生器などを有しないメインボードを共通
品として多数製造しておくことができるので、コストの
低減を図ることができる。また、メインボードにＲＡＭ
などを搭載する場合に、搭載するＲＡＭなどのアクセス
速度を低く設定することができ、低コストのメインボー
ドとすることができる。

【００６０】請求項４の発明によると、メインボードの
クロック発生器とメモリボードのクロック発生器とを必
要に応じて選択することができ、アクセスするＲＯＭな
どのアクセス速度に応じて処理速度を向上させることが
できる。

【図面の簡単な説明】

【図１】本発明の第１実施例のメインボードのブロック
図である。

【図２】本発明の第１実施例のコンピュータシステムの
ブロック図である。

【図３】メインボードとメモリボードとの接続方法を示
す図である。

【図４】検出回路の回路及び動作表を示す図である。

【図５】クロック選択回路の回路図である。

【図６】クロック選択回路の動作タイミングチャートで
ある。

【図７】メモリコントローラ内のＲＯＭ切換え回路を示
す図である。

【図８】本発明の第２実施例のコンピュータシステムの
ブロック図である。

【図９】メモリコントローラ内のＲＡＭ切換え回路を示
す図である。

【図１０】本発明の第３実施例のコンピュータシステム
のブロック図である。

【図１１】メモリコントローラ内のＲＯＭ切換え回路を
示す図である。

【図１２】本発明の第４実施例のコンピュータシステム
のブロック図である。

【符号の説明】

１，１ａ，１ｂ，１ｃ コンピュータシステム ３，３ａ，３ｂ，３ｃ メインボード ４，４ａ，４ｂ，４ｃ メモリボード １１ ＣＰＵ １３，２２ ＲＡＭ １４，２３ ＲＯＭ １６，２１ クロック発生器 １７ クロック選択回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】ＣＰＵ、ＲＯＭ、ＲＡＭ、及びクロック発
   生器を含んで構成されるコンピュータシステムにおい
   て、 少なくとも前記ＣＰＵが搭載されたメインボードと、 少なくとも前記ＲＯＭの一部、少なくとも前記ＲＡＭの
   一部、及び前記クロック発生器が搭載され、前記メイン
   ボードに着脱可能に接続されるメモリボードとを備え、 前記ＣＰＵを、少なくとも前記メモリボードに搭載され
   た前記ＲＯＭ又は前記ＲＡＭのアクセス時において、当
   該メモリボードに搭載されたクロック発生器が発生する
   クロック信号に同期して動作させることを特徴とするコ
   ンピュータシステムにおけるＣＰＵの動作方法。
2. 【請求項２】ＣＰＵが搭載されたメインボードに着脱可
   能に接続されるメモリボードであって、 前記メモリボードには、ＲＯＭ、ＲＡＭ、及びクロック
   発生器が搭載されており、 前記メモリボードを前記メインボードに接続したとき
   に、 前記クロック発生器の発生するクロック信号が前記ＣＰ
   Ｕの動作のために供給されるとともに、 前記メモリボードのＲＯＭ及びＲＡＭが、前記ＣＰＵに
   よってアクセスされるように構成されてなることを特徴
   とするメモリボード。
3. 【請求項３】ＣＰＵが搭載されたメインボードであっ
   て、 ＲＯＭ、ＲＡＭ、及びクロック発生器が搭載されたメモ
   リボードが当該メインボードに着脱可能であり、 前記メモリボードが装着されて接続されたときに、当該
   メモリボードに搭載されたクロック発生器によって当該
   メインボードのＣＰＵが動作し、且つ当該メモリボード
   に搭載されたＲＯＭ及びＲＡＭをアクセスするように構
   成されてなることを特徴とするメインボード。
4. 【請求項４】請求項３記載のメインボードであって、 クロック発生器と、 当該メインボードのクロック発生器と前記メモリボード
   に搭載されたクロック発生器とを選択して前記ＣＰＵに
   供給するためのクロック選択回路とが搭載されてなるこ
   とを特徴とするメインボード。