SU875374A1 - Устройство дл сопр жени - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  синхронного источника с асинхронным приемником, в частности дл  св зи устройства циклического опроса датчиков с устройством вывода информации.

Известно устройство дл  обмена информацией, содержащее буферный накопительный блок, дешифратор адреса , регистр чцсла, регистры текущ 1Х адресов и регистр начального адреса ш.

Недостатком этого устройства  вл ютс  большие аппаратурные затраты из-за необходимости большого числа регистров текущих адресов, требующихс  дл  осуществлени  произвольного пор дка записи и выборки информации.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  сопр жени , содержащее буферный запоминающий регистр, даиифратор, маркерный регистр, триггер, первый и второй элементы задержки, первый и второй вентили, элемент ИЛИ-НЕ, формирователь импульса 2..

Недостаток известного устройства состоит в ограничен-ных функциональных возможност х, что не позвол ет осуществл ть выборку информации по годресу из основного запоминающего устройства (ЗУ).

Цель изобретени  - расширение функциональных возможностей за счет обеспечени  возможности вывода информации по заданному адресу.

Поставленна  цель достигаетс 

10 тем, что в устройство, содержащее буферный запоминающий блок, регистр, первый триггер, элемент задержки, элемент И, формирователь импульса и дешифратор, причем информационные

15 вход и. выход буферного запоминающего блока  вл ютс  соответственно инфо мационньми входом и выходом устройства , введены синхронизатор, счетчик , второй триггер, схема срарнени ,

20 сумматор по модулю два, элемент И-ИЛИ и два элемента ИЛИ, причем первый вход дешифратора соединен с первыми входами первого и второго триггеров, фО1 | ировател  импульса,

25 элемента И и первьм входом устройства , первый вход схемы сравнени  соединен со вторам входом устройства, дервый выход первого триггера подключен ко второму входу формировате30 л  импульса, выход которого подключен

к первому входу элемента И-ИЛИ и ерез элемент задержки к первому входу первого элемента ИЛИ, выход которого соединен со вторым входом второго триггера, а второй вход - со вторым входом схемы сравнени  и выходом элемента И, второй вход которого подключён ко второму выходу первого триггера, второй вход которого соединен с выходом дешифратора и со вторым входом элемента И-ИЛИ, подключенного третьим входом к выходу схемы сравнени , третий вход схемы сравнени  соединен с первым выходом синхронизатора, выход - с первым :. входом регистра и первым управл ющим Егходом буферного запоминающего блока, второй выход синхронизатора подключен к четвертому входу элемента И-ИЛИ, третий выход синхронизатора соединен со вторым управл ющим входом буферного запомингиощего блока, выход элемента И-ИЛИ подключен к первому входу счетчика, второй вход которого подключен к выходу второго элемента ИЛИ, а выход - ко вторым входам детпифратора и регистра и к первому входу сумматора по модулю два, выход которого подключен к адресному входу буферного запоминающего блока, второй вход сумматора по модулю два соединен с третьими входами второго триггера и дешифратора , первым входом второго элемента ИЛИ и первым выходом регистра, второй выход которого подключен ко второму входу второго элемента ИЛИ, выход второго триггера  вл етс  выходом ус тройс ТВ а.

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 - временна  диаграмма.

Устройство содержит первый 1 и второй 2 триггеры, формирователь 3 импульса, элемент 4 задержки, элемент И 5, первый б и второй 7 элементы ИЛИ, схему 8 сравнени , элемент И-ИЛИ 9, счетчик 10, дешифратор 11, сумматор 12 (по модулю 2) , синхронизатор 13, регистр 14 и буферный запоминающий блок 15.

Устройство работает следующим образом .

Триггер 1 находитс  в состо нии О. Потенциал запроса через элемент И 5 поступает на управл ющий вход схемы сравнени  8. На первый вход схемы сравнени  подан гщрес зоны, информаци  из которой должна быть выведена, на второй - адрес зоны, информаци  из которой обрабатываетс  в данный момент. При равенстве кодов на входах на выходе схемы сравнени  формируетс  потенциал, разрешающий запись 1 в первый разр д регистра 14 (режим записи), деблокироаку счетчика 10 через элемент ИЛИ 7, подачу импульсов смены адреса на счетчик 10 и импульсов записи- - на вход буферного запоминающего блока 15.

Последний импульс смены адреса при выборке сбросит счетчик 10 в О. При этом 1 продвинетс  во второй разр д регистра 14 (режим вьщачи информации), на входы сумматора 12

на адресный вход буподаютс 

ферного запоминающего блока 15 подаетс  инверсный код счетчика, устанавлива  на выходе устройства информацию , хранившуюс  в последней  чейке считанной зоны. Триггер 2 устанавливаетс  в О, формиру  на выходе строб сопровождени .

При сн тии сигнала запроса тригге 1 устанавливаетс  в 1 и самоблокируетс , дальнейшие изменени  потенциала-на этом входе не вызовут изменени  его состо ни . Триггер 2 устанавливаетс  в 1, снима  сигнал строба. Следующий импульс запроса поступает на вход формировател  3, импульс с выхода которого через элемент И-ИЛИ 9 поступает на вход счетчика 10, увеличива  адрес на 1 и через элемент 4 задержки и элемент ИЛИ 6 - на вход триггера 2, устанавлива  строб.

Каждый последующий сигнал запроса увеличивает код счетчика 10 на единицу, уменьша  на единицу адрес буферного запоминающего блока, и затем формирует строб. После сн ти  последнего импульса запроса дешифратора 11 Подает через элемент И-ИЛИ 9 импульс на счетчик 10, сбрасыва  его в О и устанавливает в О первый триггер, подготавлива  устройство к выдаче информации из другой зоны.

Таким образом, предлагаемое устройство позвол ет обеспечить простое сопр жение синхронного источника с асинхроннЕлм приемником при возможности выбора информации из произвольной зоны, адрес которой определ етс  внешним кодом.

Claims (2)

1.Авторское свидетельство СССР №410392, кл, G 06 F 3/04, 1971.

2.Авторское свидетельство СССР №488202, кл, G Об F 3/04, 1973 (прототип ) .

5