JP2004184328A - 半導体試験装置及び半導体試験方法 - Google Patents
半導体試験装置及び半導体試験方法 Download PDFInfo
- Publication number
- JP2004184328A JP2004184328A JP2002354197A JP2002354197A JP2004184328A JP 2004184328 A JP2004184328 A JP 2004184328A JP 2002354197 A JP2002354197 A JP 2002354197A JP 2002354197 A JP2002354197 A JP 2002354197A JP 2004184328 A JP2004184328 A JP 2004184328A
- Authority
- JP
- Japan
- Prior art keywords
- test
- power supply
- current
- power
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
【課題】LSIの試験を高速且つ容易に行うことのできる半導体試験装置を提供すること。
【解決手段】半導体試験装置11の試験ボード12には、LSI13(被試験デバイス)の各電源ピン15a,15bに対して電源装置14(試験ユニット)からの電源を供給する各配線L1,L2毎に電流計測手段16a,16bが設けられる。各電流計測手段16a,16bは、各電源ピン15a,15bに流れる電流を個々に計測し、該計測結果に基づいて電源装置14は、各電源ピン15a,15bがLSI13のチップ内電源配線と正しく接続されているか否かを判断する。
【選択図】 図1
【解決手段】半導体試験装置11の試験ボード12には、LSI13(被試験デバイス)の各電源ピン15a,15bに対して電源装置14(試験ユニット)からの電源を供給する各配線L1,L2毎に電流計測手段16a,16bが設けられる。各電流計測手段16a,16bは、各電源ピン15a,15bに流れる電流を個々に計測し、該計測結果に基づいて電源装置14は、各電源ピン15a,15bがLSI13のチップ内電源配線と正しく接続されているか否かを判断する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路装置の測定試験を行うための半導体試験装置及び半導体試験方法に関するものである。
【0002】
近年、半導体装置(LSI)は、システムLSIなどの大規模集積化の要求に伴い、多ピン化が進んでいる。一般に、こうしたLSIには、外部からの電源供給を正確且つ安定的に行うため、同一機能の電源ピンが複数備えられている。LSIの試験では、複数の電源ピンに対して個々の配線が正しく接続されているか否かを検査する必要があるが、その試験を高速且つ容易に行うことが要求されている。
【0003】
【従来の技術】
図6は、LSIの内部構造の一例を示す概略図である。
LSI61は、例えばリードフレーム等の基板62上にチップ63を搭載して作成される。基板62には、チップ63の縁辺(4辺)に配置される多数のパッド64に対応して複数の端子(リード)65が形成され、各端子65はそれぞれ対応するチップ63上のパッド64とワイヤ66により配線される。
【0004】
通常、こうしたLSI61において、チップ63内の電源配線(以下、チップ内電源配線)67は、該チップ63上の各パッド64のうち複数(図では例えば4つ)のパッド64a〜64dと接続され、それらに対応する各端子65a〜65dは、外部からの電源電圧を供給するための電源ピンとして設定される。
【0005】
従来、このようなLSI61に対して各種の試験を行うための半導体試験装置として例えば以下の構成がある。
図7は、第1の従来例を示す半導体試験装置の概略構成図である。
【0006】
この試験装置71は、試験ボード72上に搭載されるLSI73(被試験デバイス)の複数(図では例えば2つ)の電源ピン74a,74bに対応して、電流測定機能を有する試験ユニットとしての電源装置75a,75bをそれぞれ備える。尚、電流測定機能を有する試験ユニットとしては、例えば特許文献1及び特許文献2に示す構成がある。
【0007】
この構成では、各電源ピン74a,74bに流れる電流をそれぞれ対応する各電源装置75a,75b内部の電流計(図示略)にて個々に計測し、各々の絶対値が0Aよりも大きいか否か(つまり電流が流れているかどうか)を判断する。これにより、試験装置71は、各電源ピン74a,74bがLSI73のチップ内電源配線に対して正しく接続されているかどうかを検査する。
【0008】
図8は、第2の従来例を示す半導体試験装置の概略構成図である。
この試験装置81は、試験ボード82上に搭載されるLSI83(被試験デバイス)の複数(図では例えば2つ)の電源ピン84a,84bに対して、前記電流測定機能を有する試験ユニットとしての電源装置85を1つ備えている。各電源ピン84a,84bと電源装置85との間において、試験ボード82には、切り替え用のリレー86a,86bがそれぞれ設けられている。
【0009】
このような構成では、個々のリレー86a,86bを順次切り替えて、前記と同様、各電源ピン84a,84bに流れる電流を電源装置85内部の電流計(図示略)にて計測し、各々の絶対値が0Aよりも大きいか否かを判断する。これにより、試験装置81は、各電源ピン84a,84bがLSI83のチップ内電源配線に対して正しく接続されているかどうかを検査する。
【0010】
【特許文献1】
特開2001−324552号公報
【特許文献2】
特開2002−214280号公報
【0011】
【発明が解決しようとする課題】
ところで、上記のような従来技術では、以下のような問題があった。
第1の従来例では、試験装置71内の電源装置75a,75bは電源ピン74a,74bにそれぞれ対応して設けられるため、電源ピンの数が増加すると、それに応じて電源装置の数も増加させる必要がある。このため、試験装置が大型化するとともに装置コストが上昇するという問題があった。また、この試験方法では、各電源装置75a,75bの個体差によって、電流測定結果に誤差が生じるため、精度の高い試験を行うことができなかった。
【0012】
第2の従来例では、リレー86a,86bを切り替える毎に、LSI83への電源電圧の供給を遮断(LSI83の内部状態を初期化する)してパワーオンシーケンスをその都度繰り返す必要がある。このため、多数の電源ピンが設けられている場合には、試験効率が低下し、試験時間が長くなるという問題があった。
【0013】
本発明は、上記問題点を解決するためになされたものであって、その目的は、LSIの試験を高速且つ容易に行うことのできる半導体試験装置及び半導体試験方法を提供することにある。
【0014】
【課題を解決するための手段】
上記目的を達成するため、請求項1,8,9に記載の発明によれば、試験ボードに搭載した被試験デバイスの複数の電源ピンに試験ユニットから電源が供給されると、前記試験ボードに備えられる電流計測手段によって各電源ピンに流れる電流が個々に計測される。試験ユニットは、各電流計測手段から出力される計測結果を基に各電源ピンに流れる電流の有無を検査し、各電源ピンがLSI(被試験デバイス)のチップ内電源配線と正しく接続されているか否かを判断する。その結果、この試験装置では、LSIが有する全ての電源ピンについての検査を1つの試験ユニットで同時に行うことができるため、1回のパワーオンシーケンスで試験を行うことができる。従って、高速且つ容易に試験を行うことができる。
【0015】
請求項2に記載の発明によれば、前記電流計測手段は、前記電源ピンに流れる電流を検出する電流検出部と、前記電流検出部にて検出する電流を計測するアンプ部とを備えている。その結果、試験対象とするLSIの電源ピンの数に依らずに、前記試験ユニットを1つとすることができる。
【0016】
請求項3,10に記載の発明によれば、被試験デバイスの複数の電源ピンに試験ユニットから電源が供給されると、試験ボードに備えられる電流検出部によって各電源ピンに流れる電流が個々に検出される。試験ユニットは、各電流検出部での検出結果を基に各電源ピンに流れる電流の有無を検査する。その結果、この試験装置では、LSIが有する全ての電源ピンについての検査を1つの試験ユニットで同時に行うことができるため、1回のパワーオンシーケンスで試験を行うことができる。従って、高速且つ容易に試験を行うことができる。
【0017】
請求項4に記載の発明によれば、前記試験ボードにて複数の電流検出部により検出される電流は、前記試験ユニットに備えられるアンプ部によって個々に計測される。この構成では、試験ボードの構成を簡易化することができる。
【0018】
請求項5に記載の発明によれば、前記電流検出部を抵抗素子によって構成することで、極めて簡易な構成とすることができる。
請求項6に記載の発明によれば、前記電流検出部は誘電コイルにより構成される。この構成では、電流計測手段の構成を簡易化することができる。
【0019】
請求項7に記載の発明によれば、前記電流検出部は磁気抵抗素子により構成される。この構成では、電流検出感度を高めることができるため、試験をより高精度に行うことができる。
【0020】
【発明の実施の形態】
(第一実施形態)
以下、本発明を具体化した第一実施形態を図1及び図2に従って説明する。
【0021】
図1は、本実施形態の半導体試験装置を示す概略構成図である。
半導体試験装置11には、試験ボード12と、該ボード12上に搭載される被試験デバイスとしての半導体集積回路装置(以下、LSI)13に電源(電源電圧)を供給して試験を実施する試験ユニットとしての電源装置14とが備えられる。
【0022】
LSI13には、複数(本実施形態では例えば2つ)の電源ピン15a,15bが備えられ、各電源ピン15a,15bには電源装置14から所定の電源電圧がそれぞれ供給されるようになっている。
【0023】
各電源ピン15a,15bと電源装置14とを接続する各配線L1,L2において、前記試験ボード12上には、該電源装置14から各電源ピン15a,15bに流れる電源電流を計測する電流計測手段16a,16bがそれぞれ設けられている。
【0024】
各電流計測手段16a,16bは、後述するように電流検出部とアンプ部とからなり、アンプ部は電流検出部による電流検出に基づいて電流を計測し、該計測結果を電源装置14に出力する。
【0025】
電源装置14は、各電流計測手段16a,16bから出力される電流計測結果に基づいて、図示しない判定回路により各電源ピン15a,15bに電流が流れているかどうかを判断する。これにより、個々の電源ピン15a,15bがLSI13のチップ内電源配線(図6参照)に対して正しく接続されているかどうかが検査される。
【0026】
以下、本実施形態の電流計測手段16a,16bの具体的構成について説明する。尚、電流計測手段16a,16bはそれぞれ同様な構成である。
図2に示すように、電流計測手段16aは、電流検出部としての抵抗素子21と、その抵抗素子21の両端の電圧に基づいて該抵抗素子21を流れる電流を計測するアンプ部としての第1〜第3アンプ22〜24とからなる。
【0027】
抵抗素子21は、電源装置14と電源ピン15aとを接続する配線L1に対して挿入される。第1アンプ22は、抵抗素子21の電源装置14側の電圧を検出し、第2アンプ23は、抵抗素子21の負荷側(電源ピン15a側)の電圧を検出する。そして、第3アンプ24は、第1及び第2アンプ22,23からの各検出電圧に基づいて抵抗素子21(すなわち電源ピン15a)に流れる電流を計測する。
【0028】
ちなみに、抵抗素子21の抵抗値は、電圧損失(抵抗素子21での電圧降下に伴う電源電圧低下)と電流検出精度との兼ね合いから、電圧損失が小さく且つ低電流を正確に測定することのできる低抵抗値に設定される。
【0029】
次に、上記のように構成される半導体試験装置11の作用について説明する。
LSI13(被試験デバイス)の各電源ピン15a,15bに対して電源装置14から電源が供給されると、試験ボード12上に組み込まれた各電流計測手段16a,16bによって、個々の電源ピン15a,15bに流れる電流がそれぞれ計測される。
【0030】
電源装置14は、各電流計測手段16a,16bにて計測される計測結果に基づいて各電源ピン15a,15bに流れる電流の有無を判断し、それによって、個々の電源ピン15a,15bがLSI13のチップ内電源配線に対して正しく接続されているかどうかを検査する。すなわち、この場合、各電源ピン15a,15bに電流が流れていれば、正しく配線が行われていると判断される。
【0031】
以上記述したように、本実施形態によれば、以下の効果を奏する。
(1)LSI13(被試験デバイス)の各電源ピン15a,15bに流れる電流は、試験ボード12が備える各電流計測手段16a,16bによって個々に計測される。そして、電源装置14(試験ユニット)は、各電流計測手段16a,16bから出力される計測結果に基づいて各電源ピン15a,15bがLSI13のチップ内電源配線と正しく接続されているか否かを判断する。これにより、LSI13が有する全ての電源ピン15a,15bについての検査を1つの電源装置14で同時に行うことができる。換言すれば、1回のパワーオンシーケンスで個々の電源ピン15a,15bについての検査を並列して行うことができる。従って、試験を高速且つ容易に行うことが可能である。
【0032】
(2)全ての電源ピン15a,15bについての検査を1つの電源装置14から供給する電源に基づいて行うため、精度の高い試験を行うことが可能である。すなわち、複数の電源装置を必要としないため、従来のように各電源装置の個体差に起因する試験精度の低下を招くこともない。
【0033】
(3)全ての電源ピン15a,15bについての検査を1つの電源装置14で行うことができるため、試験対象とするLSIが多数の電源ピンを有している場合であっても、試験装置11の大型化及び装置コストの上昇を抑制することができる。
【0034】
(4)本実施形態の半導体試験装置11では、近年の多ピン化するLSIについて、精度の高い検査を高速且つ容易に実施することができるため、配線についての歩留まりの向上に貢献することができる。
【0035】
(5)本実施形態の半導体試験装置11は、多ピン化が要求されるBGA(Ball Grid Array )パッケージ等のLSIの試験を行う際に、特に有用な装置とすることができる。
【0036】
(第二実施形態)
以下、本発明を具体化した第二実施形態を図3に従って説明する。
本実施形態の半導体試験装置は、第一実施形態と同様な構成(図1参照)であり、前記試験ボード12に設ける各電流計測手段16a,16bの他の構成例について示すものである。尚、前記と同様、電流計測手段16a,16bはそれぞれ同様な構成である。
【0037】
図3に示すように、本実施形態の電流計測手段16aは、誘電コイル31(電流検出部)と、該誘電コイル31に発生する誘導起電力に基づいて電源電流を計測するアンプ32(アンプ部)とからなる。
【0038】
誘電コイル31は、前記電源装置14と電源ピン15aとを接続する配線L1が中心に挿通される空芯コイルであって、アンプ32は、配線L1に電流が流れる場合に生じる磁束の変化によって誘電コイル31に発生する起電力を検出することで電流を計測する。この構成では、上記第一実施形態と同様な効果を奏するとともに、電流計測手段16a,16bの構成を簡易化することができる。
【0039】
(第三実施形態)
以下、本発明を具体化した第三実施形態を図4に従って説明する。
本実施形態の半導体試験装置は、第一実施形態と同様な構成(図1参照)であり、前記試験ボード12に設ける各電流計測手段16a,16bの他の構成例について示すものである。尚、前記と同様、電流計測手段16a,16bはそれぞれ同様な構成である。
【0040】
図4に示すように、本実施形態の電流計測手段16aは、磁気抵抗素子としてのGMR(Giant Magneto−Resistive) センサ41(電流検出部)と、該GMRセンサ41に発生する電圧を検出して電源電流を計測する第1〜第3アンプ42〜44(アンプ部)とからなる。
【0041】
GMRセンサ41には、LSI13(被試験デバイス)に供給される電源装置14からの電源電圧Vccが供給される。このGMRセンサ41は、電源装置14と電源ピン15aとを接続する配線L1に隣接して設けられ、その配線L1に電流が流れる場合に生じる磁束の変化を内部のセンス抵抗(図示略)により検出して、それに対応する電圧を発生させる。
【0042】
第1〜第3アンプ42〜44は、第一実施形態で用いられる第1〜第3アンプ22〜24(図2参照)と同様に構成され、前記GMRセンサ41に発生する電圧を検出することによって電源ピン15aに流れる電流を計測する。
【0043】
この構成では、上記第一実施形態と同様な効果を奏するとともに、GMRセンサ41を用いたことで電流検出感度を高められるため、試験をより高精度に行うことができる。
【0044】
(第四実施形態)
以下、本発明を具体化した第四実施形態を図5に従って説明する。
尚、本実施形態は、上述した各実施形態における各電流計測手段16a,16bの電流検出部とアンプ部とを分離し、電流検出部を試験ボード上に搭載し、アンプ部を試験ユニットに搭載した実施例を示すものである。従って、上記各実施形態と同様な構成部分については同一符号を付して説明する。
【0045】
図5に示すように、本実施形態の半導体試験装置51は、試験ボード52と試験ユニット53とをインターフェイス54を介して接続して構成されている。
試験ボード52には、それに搭載される前記LSI13(被試験デバイス)の各電源ピン15a,15bに対応して、各電流計測手段16a,16bをそれぞれ構成する電流検出部55a,55bが設けられている。尚、各電流検出部55a,55bの構成としては、上述した各実施形態における抵抗素子21,誘電コイル31及びGMRセンサ41のうちの何れの構成であってもよい。
【0046】
試験ユニット53は、前記電源装置14と、各電流計測手段16a,16bをそれぞれ構成するアンプ部56a,56bとを備えている。尚、各アンプ部56a,56bの構成は、前記電流検出部55a,55bの構成に応じて適宜設計される(図2〜図4参照)。この構成では、上記各実施形態と同様な効果を奏するとともに、試験ボード52の構成を簡略化することができる。
【0047】
尚、上記各実施形態は、以下の態様で実施してもよい。
・各実施形態では、LSI13が2つの電源ピン15a,15bを有する場合について説明したが、勿論、LSIが3つ以上の電源ピンを有する場合であっても適用することはできる。
【0048】
・前記電流計測手段16a,16bを構成する電流検出部の構成としては、各実施形態で述べた構成(抵抗素子21,誘電コイル31,GMRセンサ41)に限らず、その他の構成であってもよい。
【0049】
・第三実施形態の電流検出部を構成する磁気抵抗素子としては、GMRセンサ41のみに限定されず、MRセンサやトンネル接合型のTMRセンサ等、その他の磁気抵抗素子としてもよい。
【0050】
上記各実施形態の特徴をまとめると以下のようになる。
(付記1) 被試験デバイスを搭載する試験ボードと、
前記被試験デバイスが有する複数の電源ピンに電源を供給し、各電源ピンに流れる電流を検査する試験ユニットとを備える半導体試験装置であって、
前記試験ボードは、
前記各電源ピンに前記試験ユニットからの電源を供給する配線毎に、前記各電源ピンに流れる電流を個々に計測する電流計測手段を備えることを特徴とする半導体試験装置。
(付記2) 前記電流計測手段は、
前記電源ピンに流れる電流を検出する電流検出部と、
前記電流検出部により検出される電流を計測するアンプ部と
を備えることを特徴とする付記1記載の半導体試験装置。
(付記3) 被試験デバイスを搭載する試験ボードと、
前記被試験デバイスが有する複数の電源ピンに電源を供給し、各電源ピンに流れる電流を検査する試験ユニットとを備える半導体試験装置であって、
前記試験ボードは、
前記各電源ピンに前記試験ユニットからの電源を供給する配線毎に、前記各電源ピンに流れる電流を個々に検出する電流検出部を備えることを特徴とする半導体試験装置。
(付記4) 前記試験ユニットは、前記試験ボードにて複数の電流検出部により検出される電流を個々に計測するアンプ部を備えることを特徴とする付記3記載の半導体試験装置。
(付記5) 前記電流検出部を抵抗素子により構成したことを特徴とする付記2乃至4の何れか一記載の半導体試験装置。
(付記6) 前記電流検出部を誘電コイルにより構成したことを特徴とする付記2乃至4の何れか一記載の半導体試験装置。
(付記7) 前記電流検出部を磁気抵抗素子により構成したことを特徴とする付記2乃至4の何れか一記載の半導体試験装置。
(付記8) 前記被試験デバイスの複数の電源ピンに対して行う検査に、1つの試験ユニットを共用することを特徴とする付記1乃至7の何れか一記載の半導体試験装置。
(付記9) 試験ボードに搭載した被試験デバイスの複数の電源ピンに試験ユニットから電源を供給し、各電源ピンに流れる電流を検査する半導体試験方法であって、
前記各電源ピンに流れる電流を前記試験ボードに含む複数の電流計測手段により個々に計測し、該計測結果を前記試験ユニットに出力して前記各電源ピンに流れる電流の有無を検査することを特徴とする半導体試験方法。
(付記10) 試験ボードに搭載した被試験デバイスの複数の電源ピンに試験ユニットから電源を供給し、各電源ピンに流れる電流を検査する半導体試験方法であって、
前記各電源ピンに流れる電流を前記試験ボードに含む複数の電流検出部により個々に検出し、該検出結果を前記試験ユニットに出力して前記各電源ピンに流れる電流を計測し、該電流の有無を検査することを特徴とする半導体試験方法。
(付記11) 前記被試験デバイスの複数の電源ピンに対して1つの試験ユニットから同時に電源を供給して検査を行うことを特徴とする付記10又は11記載の半導体試験装置。
【0051】
【発明の効果】
以上詳述したように、本発明によれば、LSIの試験を高速且つ容易に行うことのできる半導体試験装置及び半導体試験方法を提供することができる。
【図面の簡単な説明】
【図1】第一実施形態を示す半導体試験装置の概略構成図である。
【図2】第一実施形態の電流計測手段の構成を示す回路図である。
【図3】第二実施形態の電流計測手段の構成を示す回路図である。
【図4】第三実施形態の電流計測手段の構成を示す回路図である。
【図5】第四実施形態を示す半導体試験装置の概略構成図である。
【図6】LSIの内部構造の一例を示す概略図である。
【図7】第1の従来例を示す半導体試験装置の概略構成図である。
【図8】第2の従来例を示す半導体試験装置の概略構成図である。
【符号の説明】
12 試験ボード
13 被試験デバイスとしての半導体集積回路装置(LSI)
14,53 試験ユニット
15a,15b 複数の電源ピン
16a,16b 電流計測手段
21 電流検出部としての抵抗素子
31 電流検出部としての誘電コイル
41 電流検出部としてのGMRセンサ
55a,55b 電流検出部
22〜24,32,42〜44,56a,56b アンプ部
【発明の属する技術分野】
本発明は、半導体集積回路装置の測定試験を行うための半導体試験装置及び半導体試験方法に関するものである。
【0002】
近年、半導体装置(LSI)は、システムLSIなどの大規模集積化の要求に伴い、多ピン化が進んでいる。一般に、こうしたLSIには、外部からの電源供給を正確且つ安定的に行うため、同一機能の電源ピンが複数備えられている。LSIの試験では、複数の電源ピンに対して個々の配線が正しく接続されているか否かを検査する必要があるが、その試験を高速且つ容易に行うことが要求されている。
【0003】
【従来の技術】
図6は、LSIの内部構造の一例を示す概略図である。
LSI61は、例えばリードフレーム等の基板62上にチップ63を搭載して作成される。基板62には、チップ63の縁辺(4辺)に配置される多数のパッド64に対応して複数の端子(リード)65が形成され、各端子65はそれぞれ対応するチップ63上のパッド64とワイヤ66により配線される。
【0004】
通常、こうしたLSI61において、チップ63内の電源配線(以下、チップ内電源配線)67は、該チップ63上の各パッド64のうち複数(図では例えば4つ)のパッド64a〜64dと接続され、それらに対応する各端子65a〜65dは、外部からの電源電圧を供給するための電源ピンとして設定される。
【0005】
従来、このようなLSI61に対して各種の試験を行うための半導体試験装置として例えば以下の構成がある。
図7は、第1の従来例を示す半導体試験装置の概略構成図である。
【0006】
この試験装置71は、試験ボード72上に搭載されるLSI73(被試験デバイス)の複数(図では例えば2つ)の電源ピン74a,74bに対応して、電流測定機能を有する試験ユニットとしての電源装置75a,75bをそれぞれ備える。尚、電流測定機能を有する試験ユニットとしては、例えば特許文献1及び特許文献2に示す構成がある。
【0007】
この構成では、各電源ピン74a,74bに流れる電流をそれぞれ対応する各電源装置75a,75b内部の電流計(図示略)にて個々に計測し、各々の絶対値が0Aよりも大きいか否か(つまり電流が流れているかどうか)を判断する。これにより、試験装置71は、各電源ピン74a,74bがLSI73のチップ内電源配線に対して正しく接続されているかどうかを検査する。
【0008】
図8は、第2の従来例を示す半導体試験装置の概略構成図である。
この試験装置81は、試験ボード82上に搭載されるLSI83(被試験デバイス)の複数(図では例えば2つ)の電源ピン84a,84bに対して、前記電流測定機能を有する試験ユニットとしての電源装置85を1つ備えている。各電源ピン84a,84bと電源装置85との間において、試験ボード82には、切り替え用のリレー86a,86bがそれぞれ設けられている。
【0009】
このような構成では、個々のリレー86a,86bを順次切り替えて、前記と同様、各電源ピン84a,84bに流れる電流を電源装置85内部の電流計(図示略)にて計測し、各々の絶対値が0Aよりも大きいか否かを判断する。これにより、試験装置81は、各電源ピン84a,84bがLSI83のチップ内電源配線に対して正しく接続されているかどうかを検査する。
【0010】
【特許文献1】
特開2001−324552号公報
【特許文献2】
特開2002−214280号公報
【0011】
【発明が解決しようとする課題】
ところで、上記のような従来技術では、以下のような問題があった。
第1の従来例では、試験装置71内の電源装置75a,75bは電源ピン74a,74bにそれぞれ対応して設けられるため、電源ピンの数が増加すると、それに応じて電源装置の数も増加させる必要がある。このため、試験装置が大型化するとともに装置コストが上昇するという問題があった。また、この試験方法では、各電源装置75a,75bの個体差によって、電流測定結果に誤差が生じるため、精度の高い試験を行うことができなかった。
【0012】
第2の従来例では、リレー86a,86bを切り替える毎に、LSI83への電源電圧の供給を遮断(LSI83の内部状態を初期化する)してパワーオンシーケンスをその都度繰り返す必要がある。このため、多数の電源ピンが設けられている場合には、試験効率が低下し、試験時間が長くなるという問題があった。
【0013】
本発明は、上記問題点を解決するためになされたものであって、その目的は、LSIの試験を高速且つ容易に行うことのできる半導体試験装置及び半導体試験方法を提供することにある。
【0014】
【課題を解決するための手段】
上記目的を達成するため、請求項1,8,9に記載の発明によれば、試験ボードに搭載した被試験デバイスの複数の電源ピンに試験ユニットから電源が供給されると、前記試験ボードに備えられる電流計測手段によって各電源ピンに流れる電流が個々に計測される。試験ユニットは、各電流計測手段から出力される計測結果を基に各電源ピンに流れる電流の有無を検査し、各電源ピンがLSI(被試験デバイス)のチップ内電源配線と正しく接続されているか否かを判断する。その結果、この試験装置では、LSIが有する全ての電源ピンについての検査を1つの試験ユニットで同時に行うことができるため、1回のパワーオンシーケンスで試験を行うことができる。従って、高速且つ容易に試験を行うことができる。
【0015】
請求項2に記載の発明によれば、前記電流計測手段は、前記電源ピンに流れる電流を検出する電流検出部と、前記電流検出部にて検出する電流を計測するアンプ部とを備えている。その結果、試験対象とするLSIの電源ピンの数に依らずに、前記試験ユニットを1つとすることができる。
【0016】
請求項3,10に記載の発明によれば、被試験デバイスの複数の電源ピンに試験ユニットから電源が供給されると、試験ボードに備えられる電流検出部によって各電源ピンに流れる電流が個々に検出される。試験ユニットは、各電流検出部での検出結果を基に各電源ピンに流れる電流の有無を検査する。その結果、この試験装置では、LSIが有する全ての電源ピンについての検査を1つの試験ユニットで同時に行うことができるため、1回のパワーオンシーケンスで試験を行うことができる。従って、高速且つ容易に試験を行うことができる。
【0017】
請求項4に記載の発明によれば、前記試験ボードにて複数の電流検出部により検出される電流は、前記試験ユニットに備えられるアンプ部によって個々に計測される。この構成では、試験ボードの構成を簡易化することができる。
【0018】
請求項5に記載の発明によれば、前記電流検出部を抵抗素子によって構成することで、極めて簡易な構成とすることができる。
請求項6に記載の発明によれば、前記電流検出部は誘電コイルにより構成される。この構成では、電流計測手段の構成を簡易化することができる。
【0019】
請求項7に記載の発明によれば、前記電流検出部は磁気抵抗素子により構成される。この構成では、電流検出感度を高めることができるため、試験をより高精度に行うことができる。
【0020】
【発明の実施の形態】
(第一実施形態)
以下、本発明を具体化した第一実施形態を図1及び図2に従って説明する。
【0021】
図1は、本実施形態の半導体試験装置を示す概略構成図である。
半導体試験装置11には、試験ボード12と、該ボード12上に搭載される被試験デバイスとしての半導体集積回路装置(以下、LSI)13に電源(電源電圧)を供給して試験を実施する試験ユニットとしての電源装置14とが備えられる。
【0022】
LSI13には、複数(本実施形態では例えば2つ)の電源ピン15a,15bが備えられ、各電源ピン15a,15bには電源装置14から所定の電源電圧がそれぞれ供給されるようになっている。
【0023】
各電源ピン15a,15bと電源装置14とを接続する各配線L1,L2において、前記試験ボード12上には、該電源装置14から各電源ピン15a,15bに流れる電源電流を計測する電流計測手段16a,16bがそれぞれ設けられている。
【0024】
各電流計測手段16a,16bは、後述するように電流検出部とアンプ部とからなり、アンプ部は電流検出部による電流検出に基づいて電流を計測し、該計測結果を電源装置14に出力する。
【0025】
電源装置14は、各電流計測手段16a,16bから出力される電流計測結果に基づいて、図示しない判定回路により各電源ピン15a,15bに電流が流れているかどうかを判断する。これにより、個々の電源ピン15a,15bがLSI13のチップ内電源配線(図6参照)に対して正しく接続されているかどうかが検査される。
【0026】
以下、本実施形態の電流計測手段16a,16bの具体的構成について説明する。尚、電流計測手段16a,16bはそれぞれ同様な構成である。
図2に示すように、電流計測手段16aは、電流検出部としての抵抗素子21と、その抵抗素子21の両端の電圧に基づいて該抵抗素子21を流れる電流を計測するアンプ部としての第1〜第3アンプ22〜24とからなる。
【0027】
抵抗素子21は、電源装置14と電源ピン15aとを接続する配線L1に対して挿入される。第1アンプ22は、抵抗素子21の電源装置14側の電圧を検出し、第2アンプ23は、抵抗素子21の負荷側(電源ピン15a側)の電圧を検出する。そして、第3アンプ24は、第1及び第2アンプ22,23からの各検出電圧に基づいて抵抗素子21(すなわち電源ピン15a)に流れる電流を計測する。
【0028】
ちなみに、抵抗素子21の抵抗値は、電圧損失(抵抗素子21での電圧降下に伴う電源電圧低下)と電流検出精度との兼ね合いから、電圧損失が小さく且つ低電流を正確に測定することのできる低抵抗値に設定される。
【0029】
次に、上記のように構成される半導体試験装置11の作用について説明する。
LSI13(被試験デバイス)の各電源ピン15a,15bに対して電源装置14から電源が供給されると、試験ボード12上に組み込まれた各電流計測手段16a,16bによって、個々の電源ピン15a,15bに流れる電流がそれぞれ計測される。
【0030】
電源装置14は、各電流計測手段16a,16bにて計測される計測結果に基づいて各電源ピン15a,15bに流れる電流の有無を判断し、それによって、個々の電源ピン15a,15bがLSI13のチップ内電源配線に対して正しく接続されているかどうかを検査する。すなわち、この場合、各電源ピン15a,15bに電流が流れていれば、正しく配線が行われていると判断される。
【0031】
以上記述したように、本実施形態によれば、以下の効果を奏する。
(1)LSI13(被試験デバイス)の各電源ピン15a,15bに流れる電流は、試験ボード12が備える各電流計測手段16a,16bによって個々に計測される。そして、電源装置14(試験ユニット)は、各電流計測手段16a,16bから出力される計測結果に基づいて各電源ピン15a,15bがLSI13のチップ内電源配線と正しく接続されているか否かを判断する。これにより、LSI13が有する全ての電源ピン15a,15bについての検査を1つの電源装置14で同時に行うことができる。換言すれば、1回のパワーオンシーケンスで個々の電源ピン15a,15bについての検査を並列して行うことができる。従って、試験を高速且つ容易に行うことが可能である。
【0032】
(2)全ての電源ピン15a,15bについての検査を1つの電源装置14から供給する電源に基づいて行うため、精度の高い試験を行うことが可能である。すなわち、複数の電源装置を必要としないため、従来のように各電源装置の個体差に起因する試験精度の低下を招くこともない。
【0033】
(3)全ての電源ピン15a,15bについての検査を1つの電源装置14で行うことができるため、試験対象とするLSIが多数の電源ピンを有している場合であっても、試験装置11の大型化及び装置コストの上昇を抑制することができる。
【0034】
(4)本実施形態の半導体試験装置11では、近年の多ピン化するLSIについて、精度の高い検査を高速且つ容易に実施することができるため、配線についての歩留まりの向上に貢献することができる。
【0035】
(5)本実施形態の半導体試験装置11は、多ピン化が要求されるBGA(Ball Grid Array )パッケージ等のLSIの試験を行う際に、特に有用な装置とすることができる。
【0036】
(第二実施形態)
以下、本発明を具体化した第二実施形態を図3に従って説明する。
本実施形態の半導体試験装置は、第一実施形態と同様な構成(図1参照)であり、前記試験ボード12に設ける各電流計測手段16a,16bの他の構成例について示すものである。尚、前記と同様、電流計測手段16a,16bはそれぞれ同様な構成である。
【0037】
図3に示すように、本実施形態の電流計測手段16aは、誘電コイル31(電流検出部)と、該誘電コイル31に発生する誘導起電力に基づいて電源電流を計測するアンプ32(アンプ部)とからなる。
【0038】
誘電コイル31は、前記電源装置14と電源ピン15aとを接続する配線L1が中心に挿通される空芯コイルであって、アンプ32は、配線L1に電流が流れる場合に生じる磁束の変化によって誘電コイル31に発生する起電力を検出することで電流を計測する。この構成では、上記第一実施形態と同様な効果を奏するとともに、電流計測手段16a,16bの構成を簡易化することができる。
【0039】
(第三実施形態)
以下、本発明を具体化した第三実施形態を図4に従って説明する。
本実施形態の半導体試験装置は、第一実施形態と同様な構成(図1参照)であり、前記試験ボード12に設ける各電流計測手段16a,16bの他の構成例について示すものである。尚、前記と同様、電流計測手段16a,16bはそれぞれ同様な構成である。
【0040】
図4に示すように、本実施形態の電流計測手段16aは、磁気抵抗素子としてのGMR(Giant Magneto−Resistive) センサ41(電流検出部)と、該GMRセンサ41に発生する電圧を検出して電源電流を計測する第1〜第3アンプ42〜44(アンプ部)とからなる。
【0041】
GMRセンサ41には、LSI13(被試験デバイス)に供給される電源装置14からの電源電圧Vccが供給される。このGMRセンサ41は、電源装置14と電源ピン15aとを接続する配線L1に隣接して設けられ、その配線L1に電流が流れる場合に生じる磁束の変化を内部のセンス抵抗(図示略)により検出して、それに対応する電圧を発生させる。
【0042】
第1〜第3アンプ42〜44は、第一実施形態で用いられる第1〜第3アンプ22〜24(図2参照)と同様に構成され、前記GMRセンサ41に発生する電圧を検出することによって電源ピン15aに流れる電流を計測する。
【0043】
この構成では、上記第一実施形態と同様な効果を奏するとともに、GMRセンサ41を用いたことで電流検出感度を高められるため、試験をより高精度に行うことができる。
【0044】
(第四実施形態)
以下、本発明を具体化した第四実施形態を図5に従って説明する。
尚、本実施形態は、上述した各実施形態における各電流計測手段16a,16bの電流検出部とアンプ部とを分離し、電流検出部を試験ボード上に搭載し、アンプ部を試験ユニットに搭載した実施例を示すものである。従って、上記各実施形態と同様な構成部分については同一符号を付して説明する。
【0045】
図5に示すように、本実施形態の半導体試験装置51は、試験ボード52と試験ユニット53とをインターフェイス54を介して接続して構成されている。
試験ボード52には、それに搭載される前記LSI13(被試験デバイス)の各電源ピン15a,15bに対応して、各電流計測手段16a,16bをそれぞれ構成する電流検出部55a,55bが設けられている。尚、各電流検出部55a,55bの構成としては、上述した各実施形態における抵抗素子21,誘電コイル31及びGMRセンサ41のうちの何れの構成であってもよい。
【0046】
試験ユニット53は、前記電源装置14と、各電流計測手段16a,16bをそれぞれ構成するアンプ部56a,56bとを備えている。尚、各アンプ部56a,56bの構成は、前記電流検出部55a,55bの構成に応じて適宜設計される(図2〜図4参照)。この構成では、上記各実施形態と同様な効果を奏するとともに、試験ボード52の構成を簡略化することができる。
【0047】
尚、上記各実施形態は、以下の態様で実施してもよい。
・各実施形態では、LSI13が2つの電源ピン15a,15bを有する場合について説明したが、勿論、LSIが3つ以上の電源ピンを有する場合であっても適用することはできる。
【0048】
・前記電流計測手段16a,16bを構成する電流検出部の構成としては、各実施形態で述べた構成(抵抗素子21,誘電コイル31,GMRセンサ41)に限らず、その他の構成であってもよい。
【0049】
・第三実施形態の電流検出部を構成する磁気抵抗素子としては、GMRセンサ41のみに限定されず、MRセンサやトンネル接合型のTMRセンサ等、その他の磁気抵抗素子としてもよい。
【0050】
上記各実施形態の特徴をまとめると以下のようになる。
(付記1) 被試験デバイスを搭載する試験ボードと、
前記被試験デバイスが有する複数の電源ピンに電源を供給し、各電源ピンに流れる電流を検査する試験ユニットとを備える半導体試験装置であって、
前記試験ボードは、
前記各電源ピンに前記試験ユニットからの電源を供給する配線毎に、前記各電源ピンに流れる電流を個々に計測する電流計測手段を備えることを特徴とする半導体試験装置。
(付記2) 前記電流計測手段は、
前記電源ピンに流れる電流を検出する電流検出部と、
前記電流検出部により検出される電流を計測するアンプ部と
を備えることを特徴とする付記1記載の半導体試験装置。
(付記3) 被試験デバイスを搭載する試験ボードと、
前記被試験デバイスが有する複数の電源ピンに電源を供給し、各電源ピンに流れる電流を検査する試験ユニットとを備える半導体試験装置であって、
前記試験ボードは、
前記各電源ピンに前記試験ユニットからの電源を供給する配線毎に、前記各電源ピンに流れる電流を個々に検出する電流検出部を備えることを特徴とする半導体試験装置。
(付記4) 前記試験ユニットは、前記試験ボードにて複数の電流検出部により検出される電流を個々に計測するアンプ部を備えることを特徴とする付記3記載の半導体試験装置。
(付記5) 前記電流検出部を抵抗素子により構成したことを特徴とする付記2乃至4の何れか一記載の半導体試験装置。
(付記6) 前記電流検出部を誘電コイルにより構成したことを特徴とする付記2乃至4の何れか一記載の半導体試験装置。
(付記7) 前記電流検出部を磁気抵抗素子により構成したことを特徴とする付記2乃至4の何れか一記載の半導体試験装置。
(付記8) 前記被試験デバイスの複数の電源ピンに対して行う検査に、1つの試験ユニットを共用することを特徴とする付記1乃至7の何れか一記載の半導体試験装置。
(付記9) 試験ボードに搭載した被試験デバイスの複数の電源ピンに試験ユニットから電源を供給し、各電源ピンに流れる電流を検査する半導体試験方法であって、
前記各電源ピンに流れる電流を前記試験ボードに含む複数の電流計測手段により個々に計測し、該計測結果を前記試験ユニットに出力して前記各電源ピンに流れる電流の有無を検査することを特徴とする半導体試験方法。
(付記10) 試験ボードに搭載した被試験デバイスの複数の電源ピンに試験ユニットから電源を供給し、各電源ピンに流れる電流を検査する半導体試験方法であって、
前記各電源ピンに流れる電流を前記試験ボードに含む複数の電流検出部により個々に検出し、該検出結果を前記試験ユニットに出力して前記各電源ピンに流れる電流を計測し、該電流の有無を検査することを特徴とする半導体試験方法。
(付記11) 前記被試験デバイスの複数の電源ピンに対して1つの試験ユニットから同時に電源を供給して検査を行うことを特徴とする付記10又は11記載の半導体試験装置。
【0051】
【発明の効果】
以上詳述したように、本発明によれば、LSIの試験を高速且つ容易に行うことのできる半導体試験装置及び半導体試験方法を提供することができる。
【図面の簡単な説明】
【図1】第一実施形態を示す半導体試験装置の概略構成図である。
【図2】第一実施形態の電流計測手段の構成を示す回路図である。
【図3】第二実施形態の電流計測手段の構成を示す回路図である。
【図4】第三実施形態の電流計測手段の構成を示す回路図である。
【図5】第四実施形態を示す半導体試験装置の概略構成図である。
【図6】LSIの内部構造の一例を示す概略図である。
【図7】第1の従来例を示す半導体試験装置の概略構成図である。
【図8】第2の従来例を示す半導体試験装置の概略構成図である。
【符号の説明】
12 試験ボード
13 被試験デバイスとしての半導体集積回路装置(LSI)
14,53 試験ユニット
15a,15b 複数の電源ピン
16a,16b 電流計測手段
21 電流検出部としての抵抗素子
31 電流検出部としての誘電コイル
41 電流検出部としてのGMRセンサ
55a,55b 電流検出部
22〜24,32,42〜44,56a,56b アンプ部
Claims (10)
- 被試験デバイスを搭載する試験ボードと、
前記被試験デバイスが有する複数の電源ピンに電源を供給し、各電源ピンに流れる電流を検査する試験ユニットとを備える半導体試験装置であって、
前記試験ボードは、
前記各電源ピンに前記試験ユニットからの電源を供給する配線毎に、前記各電源ピンに流れる電流を個々に計測する電流計測手段を備えることを特徴とする半導体試験装置。 - 前記電流計測手段は、
前記電源ピンに流れる電流を検出する電流検出部と、
前記電流検出部により検出される電流を計測するアンプ部と
を備えることを特徴とする請求項1記載の半導体試験装置。 - 被試験デバイスを搭載する試験ボードと、
前記被試験デバイスが有する複数の電源ピンに電源を供給し、各電源ピンに流れる電流を検査する試験ユニットとを備える半導体試験装置であって、
前記試験ボードは、
前記各電源ピンに前記試験ユニットからの電源を供給する配線毎に、前記各電源ピンに流れる電流を個々に検出する電流検出部を備えることを特徴とする半導体試験装置。 - 前記試験ユニットは、前記試験ボードにて複数の電流検出部により検出される電流を個々に計測するアンプ部を備えることを特徴とする請求項3記載の半導体試験装置。
- 前記電流検出部を抵抗素子により構成したことを特徴とする請求項2乃至4の何れか一項記載の半導体試験装置。
- 前記電流検出部を誘電コイルにより構成したことを特徴とする請求項2乃至4の何れか一項記載の半導体試験装置。
- 前記電流検出部を磁気抵抗素子により構成したことを特徴とする請求項2乃至4の何れか一項記載の半導体試験装置。
- 前記被試験デバイスの複数の電源ピンに対して行う検査に、1つの試験ユニットを共用することを特徴とする請求項1乃至7の何れか一項記載の半導体試験装置。
- 試験ボードに搭載した被試験デバイスの複数の電源ピンに試験ユニットから電源を供給し、各電源ピンに流れる電流を検査する半導体試験方法であって、
前記各電源ピンに流れる電流を前記試験ボードに含む複数の電流計測手段により個々に計測し、該計測結果を前記試験ユニットに出力して前記各電源ピンに流れる電流の有無を検査することを特徴とする半導体試験方法。 - 試験ボードに搭載した被試験デバイスの複数の電源ピンに試験ユニットから電源を供給し、各電源ピンに流れる電流を検査する半導体試験方法であって、
前記各電源ピンに流れる電流を前記試験ボードに含む複数の電流検出部により個々に検出し、該検出結果を前記試験ユニットに出力して前記各電源ピンに流れる電流を計測し、該電流の有無を検査することを特徴とする半導体試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002354197A JP2004184328A (ja) | 2002-12-05 | 2002-12-05 | 半導体試験装置及び半導体試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002354197A JP2004184328A (ja) | 2002-12-05 | 2002-12-05 | 半導体試験装置及び半導体試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004184328A true JP2004184328A (ja) | 2004-07-02 |
Family
ID=32755284
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002354197A Withdrawn JP2004184328A (ja) | 2002-12-05 | 2002-12-05 | 半導体試験装置及び半導体試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004184328A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100916763B1 (ko) | 2007-12-10 | 2009-09-14 | 주식회사 아이티엔티 | 반도체 디바이스 테스트 시스템 |
JP2011237349A (ja) * | 2010-05-12 | 2011-11-24 | Fujitsu Semiconductor Ltd | 試験装置 |
JP2014230365A (ja) * | 2013-05-21 | 2014-12-08 | 新電元工業株式会社 | 電源装置及びこれを備えた電子部品試験装置 |
JP7402324B2 (ja) | 2019-10-15 | 2023-12-20 | ヴァレオ ビジョン | ピクセル化光源と電流センサとを備えた照明システム |
-
2002
- 2002-12-05 JP JP2002354197A patent/JP2004184328A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100916763B1 (ko) | 2007-12-10 | 2009-09-14 | 주식회사 아이티엔티 | 반도체 디바이스 테스트 시스템 |
JP2011237349A (ja) * | 2010-05-12 | 2011-11-24 | Fujitsu Semiconductor Ltd | 試験装置 |
JP2014230365A (ja) * | 2013-05-21 | 2014-12-08 | 新電元工業株式会社 | 電源装置及びこれを備えた電子部品試験装置 |
JP7402324B2 (ja) | 2019-10-15 | 2023-12-20 | ヴァレオ ビジョン | ピクセル化光源と電流センサとを備えた照明システム |
US11877366B2 (en) | 2019-10-15 | 2024-01-16 | Valeo Vision | Lighting system comprising a pixelated light source and a current sensor |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7323870B2 (en) | Magnetoresistive sensor element and method of assembling magnetic field sensor elements with on-wafer functional test | |
US11035887B2 (en) | Current sensor with integrated current conductor | |
US7923987B2 (en) | Magnetic sensor integrated circuit with test conductor | |
CN111308154B (zh) | 电流传感器 | |
US5570034A (en) | Using hall effect to monitor current during IDDQ testing of CMOS integrated circuits | |
US20170184635A1 (en) | Sensing apparatus for sensing current through a conductor and methods therefor | |
US5963038A (en) | Method of testing a connection which includes a conductor in an integrated circuit | |
US7098655B2 (en) | Eddy-current sensor with planar meander exciting coil and spin valve magnetoresistive element for nondestructive testing | |
US6812690B2 (en) | Integrated circuit with power supply test interface | |
JP3963952B2 (ja) | 集積回路内の導体を含む接続部試験方法 | |
US6836137B2 (en) | Configuration for testing semiconductor devices | |
JP2004184328A (ja) | 半導体試験装置及び半導体試験方法 | |
US6563335B2 (en) | Semiconductor device and test method therefor | |
EP4063872A1 (en) | Differential current sensor package | |
JP2008122338A (ja) | 電子回路の配線故障検査法とその検査容易化回路 | |
Nose et al. | Integrated current sensing device for micro IDDQ test | |
de Jong et al. | Power pin testing: making the test coverage complete | |
JP2007234816A (ja) | 半導体装置 | |
KR100701374B1 (ko) | 반도체 소자의 아이디디큐 불량분석 방법 | |
JP2005109325A (ja) | 半導体集積回路の評価素子群および評価方法 | |
JP2004095921A (ja) | 半導体装置およびその検査方法 | |
JP2009065037A (ja) | 半導体集積回路とその検査装置 | |
KR19980015442A (ko) | 반도체칩의 리드 오픈 검사 장치 | |
JP2007078352A (ja) | 半導体装置の検査方法 | |
JPH04253351A (ja) | 接触抵抗の測定方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |