KR102563047B1 - 효율적 채널 제어를 지원하는 프로브카드 용 pmic와 신호용 스위치 ｉｃ - Google Patents

효율적 채널 제어를 지원하는 프로브카드 용 pmic와 신호용 스위치 ｉｃ Download PDF

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Abstract

본 발명에 의한 스위치 IC는, 복수의 코어(core)들을 포함하며, 상기 코어 각각은 복수의 채널들을 포함하고, 상기 채널 각각은 DUT(Device Under Test)와 연결된 복수의 코어들과, 식별자(ID)와 명령을 제공받고, 디코딩하여 상기 코어들과 채널들을 제어하는 제어 신호를 형성하는 명령 디코더; 및 상기 명령 디코더가 출력한 제어 신호에 상응하도록 코어 및 채널의 활성을 제어하는 신호를 제공하는 셀렉터를 포함하며, 상기 명령은 한 프레임에 스위치 IC 선택 데이터와, 코어 선택 데이터 및 채널 선택 데이터를 포함하고, 상기 복수의 코어들과 상기 복수의 채널들을 계층적으로 제어하도록 인코딩된 명령이다.

Description

효율적 채널 제어를 지원하는 프로브카드 용 PMIC와 신호용 스위치 ＩＣ{PMIC AND SWITCH IC FOR PROBE CARD SUPPORTING EFFICIENT CHANNEL CONTROL}
본 발명은 프로브카드 용 PMIC와 신호용 스위치 IC와 관련된다. 보다 구체적으로, 효율적 채널 제어를 지원하는 프로브카드 용 PMIC와 신호용 스위치 IC에 관한 것이다.
반도체 웨이퍼에 미세 패턴들이 형성하고, 이들을 다이싱하여 반도체 다이를 형성하고 패키징하여 최종 제품을 형성한다. 웨이퍼에 형성된 반도체 소자들이 소형화, 고밀도화 및 고집적화 됨에 따라 웨이퍼 상태에서 반도체 소자들이 목적하는 기능을 수행하는지 불량 판단이 중요한 이슈로 등장하고 있다.
프로브 카드는 웨이퍼 상에 형성된 반도체 소자 동작을 검사하기 위하여 반도체 칩과 테스트 장비를 연결하는 장치이다. 프로브 카드에는 웨이퍼에 형성된 반도체 소자와 전기적으로 연결되는 프로브 핀이 형성되며, 프로브 핀은 반도체 소자와 전기적으로 연결되어 전기 신호를 제공하고, 반도체 소자가 제공한 신호를 검출한다.
프로브 카드는 장비의 부족한 측정 채널 수를 다중화를 통해 해결하기 위해 다수의 다채널 PMIC와 다채널 신호 스위치 IC(switch IC) - 이하 스위치 IC로 통칭함 - 를 실장한다. 실제 테스트 시, 어떤 테스트 대상 소자(DUT, device under test)을 테스트하기 위해서는 해당 DUT에 연결되는 채널만 도통, 또는 전압을 공급하고 이외의 채널들은 차단되도록 설정하여 해당 DUT들에 대해서만 측정을 진행한다. 반도체 미세화가 진행되어 웨이퍼 한 장 당 더 많은 수의 측정 채널이 필요해지더라도 장비를 구매하지 않고 프로브 카드만 신규 개발함으로써 테스트 비용을 절감하고 있다.
테스트 비용의 절감을 위해 프로브카드를 통한 다중화가 적용되었으나, 현재의 극단적인 반도체 공정 미세화는 프로브 카드 상에서 매우 높은 다중화를 요구하고 있다. 이는 결국 매우 많은 수의 스위치 IC가 하나의 프로브 카드에 실장되어야 함을 의미하며, 다중화된 각 채널들을 제어하는데 소요되는 시간 또한 점차 길어지고 있어 이제는 채널 설정 시간 또한 반도체 칩의 스루풋(throughput)을 결정하는 주요한 요소 중 하나로 자리잡고 있다.
따라서, 보다 높은 스루풋을 얻기 위하여 짧은 시간에 각 채널들의 상태를 설정할 수 있는 시그널링 방법으로 제어되는 스위치 IC들이 필요하다.
본 발명에 의한 스위치 IC는, 복수의 코어(core)들로, 상기 코어 각각은 복수의 채널들을 포함하고, 상기 채널 각각은 DUT(Device Under Test)와 연결된 복수의 코어들; 식별자(ID)와 명령을 제공받고, 디코딩하여 상기 코어들과 채널들을 제어하는 제어 신호를 형성하는 명령 디코더; 및 상기 명령 디코더가 출력한 제어 신호에 상응하도록 코어 및 채널의 활성을 제어하는 신호를 제공하는 셀렉터를 포함하며, 상기 명령은 한 프레임에 스위치 IC 선택 데이터와, OPCODE와, 코어 선택 데이터 및 채널 선택 데이터를 포함하고, 상기 복수의 코어들과 상기 복수의 채널들을 계층적으로 제어하도록 인코딩된 명령을 지원한다.
본 발명의 어느 한 측면에 의하면, 상기 스위치 IC는 신호 처리 DUT와 연결된 신호 스위치 IC이거나, 상기 스위치 IC는 전원 DUT와 연결된 PMIC 중 어느 하나이다.
본 발명의 어느 한 측면에 의하면, 상기 스위치 IC 선택 데이터와, OP CODE, 코어 선택 데이터 및 채널 선택 데이터는 복수의 비트들이 병렬로 전송되는 데이터 버스를 통하여 전송된다.
본 발명의 어느 한 측면에 의하면, 상기 스위치 IC 선택 데이터는 적어도 한 비트의 데이터로, 상기 스위치 IC 선택 데이터의 상기 적어도 한 비트의 데이터는 활성이 제어되는 상기 스위치 IC에 상응한다.
본 발명의 어느 한 측면에 의하면, 상기 코어 선택 데이터는 적어도 한 비트의 데이터로, 상기 코어 선택 데이터의 상기 적어도 한 비트의 데이터는 활성이 제어되는 상기 코어에 상응한다.
본 발명의 어느 한 측면에 의하면, 상기 채널 선택 데이터는 적어도 한 비트의 데이터로, 상기 채널 선택 데이터의 상기 적어도 한 비트의 데이터는 활성이 제어되는 상기 채널에 상응한다.
본 발명의 어느 한 측면에 의하면, 상기 채널 선택 데이터에 의하여 선택된 채널은, 상기 코어 선택 데이터에 의하여 선택된 모든 코어에 대해 동일하게 선택되며, 상기 코어 선택 데이터에 의하여 선택된 코어는 상기 스위치 IC 선택 데이터에 의하여 선택된 모든 스위치 IC에 대해 동일하게 선택된다.
본 발명의 어느 한 측면에 의하면, 상기 스위치 IC 선택 데이터와, OP CODE, 코어 선택 데이터 및 채널 선택 데이터는 연속되어 상기 한 프레임을 형성한다.
본 발명에 의하면 반도체 웨이퍼의 불량 검사에 소모되는 시간을 단축시킬 수 있다. 따라서, 반도체 생산성을 향상시킬 수 있다는 장점이 제공된다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해되어질 수 있을 것이다.
도 1은 본 발명의 스위치 IC(100)의 개요를 도시한 블록도이다.
도 2는 복수의 스위치 IC(100a, 100b, 100c, 100d)들과, 제어부(200)를 포함하는 프로브 카드(10)와 자동 테스트 장치(ATE, Automatic Test Equipment)의 개요를 도시한 블록도이다.
도 3은 복수의 스위치 IC 들의 동작을 설명하기 위한 도면이다.
도 4는 전송되는 신호의 한 프레임을 예시한 도면이다.
도 5는 일 실시예에 따라 활성화 제어부(200)가 출력하는 명령(COM)을 개요적으로 도시한 타이밍도이다.
도 6은 명령(COM)에 의하여 활성화된 채널을 빗금으로 표시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 특허청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정하여 해석되어서는 안되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되므로 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면 복수의 형태를 포함할 수 있다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 프로브 카드(100)를 설명한다. 간략하고 명확한 설명을 위하여 이하에서는 논리 하이 상태로 활성화되는 액티브 하이(active high) 시그널링 방식을 예시한다. 다만, 이는 예시를 위한 것이며, 도시된 예들과 달리 논리 로우 상태로 활성화되는 액티브 로우(active low) 시그널링 방식으로 동작할 수 있음은 물론이다.
도 1은 본 발명의 스위치 IC(100)의 개요를 도시한 블록도이다. 도 1을 참조하면, 스위치 IC(100)는 복수의 코어(core)들을 포함하며, 상기 코어 각각은 복수의 채널들(CHO, CH1, ..., CHn)을 포함하고, 상기 채널 각각은 DUT(Device Under Test)와 연결된 복수의 코어들(CORE0, CORE1, ..., COREk)과, 식별자(ID)와 명령(CMD)을 제공받고, 디코딩하여 상기 코어들(CORE0, CORE1, ..., COREk)과 채널들(CHO, CH1, ..., CHn)을 제어하는 제어 신호를 형성하는 명령 디코더(110) 및 상기 명령 디코더(110)가 출력한 제어 신호에 상응하도록 코어 및 채널의 활성을 제어하는 신호를 제공하는 셀렉터(120)를 포함하며, 상기 명령은 한 프레임에 스위치 IC 선택 데이터와, 코어 선택 데이터 및 채널 선택 데이터를 포함하고, 상기 복수의 코어들과 상기 복수의 채널들을 계층적으로 지정하여 제어하도록 인코딩된다.
도 2는 복수의 스위치 IC(100a, 100b, 100c, 100d)들과, 제어부(200)를 포함하는 프로브 카드(10)와 자동 테스트 장치(ATE, Automatic Test Equipment)의 개요를 도시한 블록도이다. 도 1 및 도 2를 참조하면, 프로브 카드(probe card, 10)는 제어부(200)와, 제어부(200)가 제공한 명령(CMD)이 제공되어 제어되는 복수의 스위치 IC(I00)를 포함한다.
자동 테스트 장치(ATE)는 DUT(미도시)와 전기적으로 연결되고, DUT로부터 신호를 받아 사용자의 테스트벡터를 기준으로 DUT의 불량 여부를 파악하는 장치이다. ATE는 고유한 신호 프로토콜을 가진다.
ATE는 어떤 DUT들을 테스트하고자 하는지 제어부에 ATE의 고유 신호 프로토콜로 명령을 전송한다. 제어부(200)는 ATE의 신호를 제공받고 해석하여 해당 DUT들을 테스트하기 위해서 어떤 스위치 IC들의 어떤 채널들을 제어해야 하는지 선택하고, 선택된 복수의 스위치 IC들(100a, 100b, 100c, 100d, ...)을 제어하는 신호를 전송한다. 일 예로, 제어부(200)는 FPGA(Field Programmable Gate Array)로 구현될 수 있다.
ATE의 측정 채널들(미도시)은 프로브 카드(10)의 스위치 IC들(100a, 100b, 100c, 100d, ...)의 각 채널 입력과 연결되며, 이 신호들은 스위치 IC에서 다중화되어 복수의 탐침용 프로브 핀들을 통해 다수의 DUT와 연결된다. 일 실시예로, 스위치 IC들(100a, 100b, 100c, 100d, ...)은 각각 고유의 식별자(ID)를 가진 아날로그 다중화기(multiplexer)로 구현될 수 있다. 프로브 카드(10)는 DUT 테스트 수행시 테스트할 DUT가 연결된 채널을 도통시키고, 나머지 채널을 차단하여 해당 DUT을 테스트한다.
상술한 바와 같이 각 스위치 IC(100a, 100b, 100c, 100d, ...)는 복수의 코어들(CORE0, CORE1, ..., COREk)을 포함하며, 각 코어는 각각 DUT와 연결된 다수의 채널들을 포함한다. 또한, 코어들(CORE0, CORE1, ..., COREk) 각각은 n 개의 채널들(CH0, CH1, ..., CHn)을 포함한다.
각 스위치 IC는 바람직하게는 2k 개(k는 자연수)의 코어들을 포함할 수 있다. 각 코어들은 복수개의 채널들을 포함하며, 바람직하게는 2n 개(n은 자연수)의 채널들을 포함할 수 있다.
도 3은 복수의 스위치 IC 들의 동작을 설명하기 위한 예시적 도면이다. 프로브 카드(10)는 복수의 스위치 IC들을 포함할 수 있으나, 이하에서는 간결하고 명확한 설명을 위하여 도 3으로 예시된 것과 같이 네 개의 스위치 IC들(100a, 100b, 100c, 100d)을 포함하며, 각 스위치 IC들(100)은 네 개의 코어(CORE0, CORE1, CORE2, CORE3)를 포함하고, 코어들 각각은 8 개의 채널(CH0, CH1, ..., CH7)을 포함하는 예를 들어 설명한다.
다만, 이는 용이하고 간결한 설명을 위한 하나의 예일 따름이며, 본 발명의 범위를 한정하기 위한 것이 아니다. 따라서, 각 스위치 IC는 다섯 개 이상의 코어들 혹은 세 개 이하의 코어들을 포함할 수 있으며, 또한 각 코어들은 9개 이상의 채널들을 포함하거나, 7개 이하의 채널들을 포함할 수 있다.
이하에서는 스위치 IC(100a, 100b, 100c, 100d)의 동작을 살펴본다. 도 4는 제어부(200)가 각 스위치 IC(100a, 100b, 100c, 100d)에 제공하는 명령(CMD)의 개요를 도시한 타이밍 도이다.
도 3 내지 도 4를 참조하면, 제어부(200)가 제공하는 명령(CMD)은 인에이블 신호(WEN) 및 복수의 데이터 비트들(DATA[0:3])을 포함한다. 복수의 데이터 비트들(DATA[0:3])은 병렬 데이터 버스를 통하여 전송될 수 있다. 또한, 제어부(200)는 클록 신호(CLK)를 더 전송할 수 있으며, 복수의 데이터 비트들 각각과 인에이블 신호 및 클록 신호는 병렬로 전송된다. 일 실시예로, 제어부(200)는 클록 신호(CLK)를 더 제공할 수 있으며, 복수의 데이터 비트들(DATA[0:3])은 제어부(200)가 제공한 클록 신호(CLK)에 동기되어 제공될 수 있다.
스위치 IC(100a, 100b, 100c, 100d)는 논리 로우 상태의 인에이블 신호(WEN)로 활성화되지 않으나, 인에이블 신호(WEN)가 논리 하이일 때, 스위치 IC(100a, 100b, 100c, 100d)는 활성화 명령에 따른 동작을 수행한다. 다만, 이는 일 구현예로, 상술한 바와 같이 논리 로우 상태의 인에이블 신호(WEN)로 활성화되고, 논리 하이일 때, 비활성화될 수 있음은 물론이다.
복수의 데이터 비트들(DATA[0:3])은 한 프레임(frame) 내에 스위치 IC 선택 데이터와, OP CODE, 코어 선택 데이터 및 채널 선택 데이터를 포함한다. 도 3으로 예시된 실시예에서, 데이터 비트[0:3]을 통하여 최초로 전송되는 데이터인 IC_0, IC_1, IC_2 및 IC_3은 각각 스위치 IC 100a, 100b, 100c 및 100d의 활성을 제어하는 스위치 IC 선택 데이터이다.
이어서 전송되는 OPCODE는 스위치 IC가 수행해야할 구체적인 동작을 지정한다. 일 예로, OP CODE는 스위치 IC가 수행해야 할 동작을 지정한다. 수행하는 동작에는 채널의 활성화, 비활성화, 전압의 공급 등 스위치 IC가 지원하는 기능들 중 어떤 동작을 수행해야 하는지 사용자로부터 지정받는 역할을 한다.
이어서 전송되는 CORE_0, CORE_1, CORE_2 및 CORE_3은 각각 스위치 IC 내 코어들(CORE_0, CORE_1, CORE_2 및 CORE_3)의 활성을 제어하는 코어 선택 데이터이다. 이어서 각 코어 내에 포함된 채널 선택 데이터들이 전송될 수 있다.
도 4로 도시된 예에서, 데이터 비트[1](DATA[1])은 한 프레임 내에 제1 스위치 IC(IC_1)를 활성화하는 스위치 IC 선택 데이터와, 스위치 IC 내의 제1 코어(CORE_1)를 활성화하는 코어 선택 데이터와 제5 채널을 활성화하는 채널 선택 데이터(CH_5) 및 제1 채널을 활성화하는 채널 선택 데이터(CH_1)를 포함한다.
도 4로 예시된 것과 같이 데이터 버스로 전송되는 데이터 비트들은 스위치 IC 선택 데이터, 코어 선택 데이터 및 채널 선택 데이터들이 연속되어 하나의 신호 프레임을 이룬다.
도 5는 일 실시예에 따라 활성화 제어부(200)가 출력하는 명령(COM)을 개요적으로 도시한 타이밍도이다. 도 1 내지 도 3을 참조하면, 데이터 버스(DATA[0:3])로 전송되는 명령(COM)의 최초 비트는 데이터 버스 내의 각 데이터 비트에 할당된 스위치 IC의 활성화 비트이다. 도 3으로 예시된 실시예에서, 데이터 비트 DATA[0]과 DATA[2]가 논리 하이 상태이므로, 이들에 상응하는 스위치 IC들인 100a와 100c가 활성화된다.
이어서, 데이터 버스(DATA[0:3])를 통하여 OP CODE가 전송된다. 도 5로 예시된 실시예에서는 이진수 1001이 전송되었으며, 이 값은 채널을 활성화/비활성화시키는 동작을 지정한다.
이어서, 데이터 버스(DATA[0:3])를 통하여 코어 선택 데이터가 전송된다. 도 5로 예시된 실시예에서, 데이터 비트 DATA[0]과 DATA[3]이 논리 하이 상태이므로, 이들에 상응하는 코어들인 CORE_0와 CORE_3이 활성화된다.
이어서, 데이터 버스(DATA[0:3])를 통하여 채널 선택 데이터가 전송된다. 도 4로 예시된 실시예에서, 데이터 비트 DATA[1]과 DATA[2]가 논리 하이 상태이므로, 이들에 상응하는 채널들인 CH_5와 CH_6이 활성화된다.
도 6은 명령(COM)에 의하여 활성화된 스위치 IC, 코어 및 채널을 빗금으로 표시한 도면이고, 아래의 표 1은 도 5로 예시된 명령(COM)의 실시예로 활성화된 스위치 IC, 코어 및 채널을 정리한 표이다.
스위치 IC 코어 채널
IC_0 CORE_0 CH_5
IC_0 CORE_0 CH_6
IC_0 CORE_3 CH_5
IC_0 CORE_3 CH_6
IC_2 CORE_0 CH_5
IC_2 CORE_0 CH_6
IC_2 CORE_3 CH_5
IC_2 CORE_3 CH_6
도 6과 표 1을 참조하면, 도 5로 예시된 한 프레임의 명령(COM)에 의하여 스위치 IC(100a)의 코어 0(CORE0), 코어 3(CORE) 내의 제5 채널(CH5) 및 제6 채널(CH6)이 활성화되고, 스위치 IC(100c)의 코어 0(CORE0), 코어 3(CORE) 내의 제5 채널(CH5) 및 제6 채널(CH6)이 활성화 되어 총 8개 채널이 활성화된다.본 실시예는 스위치 IC, 코어 및 채널들이 계층적으로 활성화된다. 즉, 스위치 IC 선택 데이터에 의하여 스위치 IC가 활성화되고, 이어서 코어 선택 데이터에 의하여 선택된 모든 스위치 IC 내의 해당 코어가 활성화되며, 채널 선택 데이터에 의하여 활성화된 모든 코어 내의 채널이 활성화되어 계층적(hierarchical) 구조로 선택 및 활성화된다. 이러한 구성적 특징으로부터 종래 기술에 비하여 신속하게 동작한다는 장점이 제공된다.
이와 같이 활성화되는 채널을 지정함으로써 개별 ID를 지정하는 종래 기술에 비해 더 유연하게 다수의 타겟 채널들을 지정하여 활성화할 수 있으며, 활성화 명령이 송수신되는 회수를 감소시켜 채널 설정 시간을 감소시키고, 결과적으로 스루풋을 향상시킬 수 있다.
본 실시예에서, 명령은 클록에 동기화하여 제공되므로, 고속 신호 전송이 가능하며, 디코딩 로직을 단순화하여 짧은 시간에 각 채널들의 상태를 설정할 수 있다. 따라서 반도체 생산시 높은 스루풋을 얻을 수 있다.
본 명세서 및 특허청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정하여 해석되어서는 안되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되므로 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면 복수의 형태를 포함할 수 있다.
ATE: 자동 테스트 장치
10: 프로브 카드
100: 스위치 IC
200: 제어부
CORE_0, CORE_1, CORE_2, CORE_3: 코어
CH_0, CH_1, ..., CH_7:채널

Claims (8)

  1. 복수의 코어(core)들로, 상기 코어 각각은 복수의 채널들을 포함하고, 상기 채널 각각은 DUT(Device Under Test)와 연결된 복수의 코어들;
    식별자(ID)와 명령을 제공받고, 디코딩하여 상기 코어들과 채널들을 제어하는 제어 신호를 형성하는 명령 디코더; 및
    상기 명령 디코더가 출력한 제어 신호에 상응하도록 코어 및 채널의 활성을 제어하는 신호를 제공하는 셀렉터를 포함하며,
    상기 명령은 한 프레임에 스위치 IC 선택 데이터와, OPCODE와, 코어 선택 데이터 및 채널 선택 데이터를 포함하고, 상기 복수의 코어들과 상기 복수의 채널들을 계층적으로 제어하도록 인코딩된 명령을 지원하는 스위치 IC.
  2. 제1항에 있어서,
    상기 스위치 IC는 신호 처리 DUT와 연결된 신호 스위치 IC이거나,
    상기 스위치 IC는 전원 DUT와 연결된 PMIC 중 어느 하나인 스위치 IC.
  3. 제1항에 있어서,
    상기 스위치 IC 선택 데이터와, OP CODE, 코어 선택 데이터 및 채널 선택 데이터는 복수의 비트들이 병렬로 전송되는 데이터 버스를 통하여 전송되는 스위치 IC.
  4. 제1항에 있어서,
    상기 스위치 IC 선택 데이터는 적어도 한 비트의 데이터로,
    상기 스위치 IC 선택 데이터의 상기 적어도 한 비트의 데이터는 활성이 제어되는 상기 스위치 IC에 상응하는 스위치 IC.
  5. 제4항에 있어서,
    상기 코어 선택 데이터는 적어도 한 비트의 데이터로,
    상기 코어 선택 데이터의 상기 적어도 한 비트의 데이터는 활성이 제어되는 상기 코어에 상응하는 스위치 IC.
  6. 제5항에 있어서,
    상기 채널 선택 데이터는 적어도 한 비트의 데이터로,
    상기 채널 선택 데이터의 상기 적어도 한 비트의 데이터는 활성이 제어되는 상기 채널에 상응하는 스위치 IC.
  7. 제6항에 있어서,
    상기 채널 선택 데이터에 의하여 선택된 채널은,
    상기 코어 선택 데이터에 의하여 선택된 모든 코어에 대해 동일하게 선택되며,
    상기 코어 선택 데이터에 의하여 선택된 코어는
    상기 스위치 IC 선택 데이터에 의하여 선택된 모든 스위치 IC에 대해 동일하게 선택되는 스위치 IC.
  8. 제1항에 있어서,
    상기 스위치 IC 선택 데이터와, OP CODE, 코어 선택 데이터 및 채널 선택 데이터는 연속되어 상기 한 프레임을 형성하는 스위치 IC.
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