KR20110062004A - 프로브 카드를 구비한 테스트 장치 및 이를 이용한 테스트 방법 - Google Patents

프로브 카드를 구비한 테스트 장치 및 이를 이용한 테스트 방법 Download PDF

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KR20110062004A
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Abstract

본 발명은 프로브 카드를 구비한 테스트 장치 및 이를 이용한 테스트 방법을 공개한다. 이 장치는 복수의 칩들 중 테스트할 칩들을 선택하기 위한 복수의 칩 선택 신호들과, 상기 칩 선택 신호들에 의해 선택된 칩들에 전원 전압의 공급을 제어하기 위한 복수의 제1 제어신호들과, 상기 전원 전압을 공급받은 칩들로부터 출력되는 테스트 전압들의 수신을 제어하기 위한 복수의 제2 제어신호를 출력하는 테스트 제어부와, 복수의 신호 전달부들을 각각 구비하며, 상기 신호 전달부들은 각각 서로 다른 제1 제어신호에 응답하여 대응하는 칩에 상기 전원 전압을 전달하고, 서로 다른 제2 제어신호에 응답하여 대응하는 칩에서 출력된 상기 테스트 전압을 상기 테스트 제어부로 전달하는 적어도 하나의 테스트 블럭을 포함하는 프로브 카드를 구비하여 구성되어 있다.
테스트, 프로브, 웨이퍼, 릴레이

Description

프로브 카드를 구비한 테스트 장치 및 이를 이용한 테스트 방법{TEST APPARATUS HAVING PROBE CARD AND TESTING METHOD USING THE SAME}
본 발명은 테스트 장치 및 이를 이용한 테스트 방법에 관한 것으로, 더욱 구체적으로는, 테스트 시간을 단축할 수 있도록 한 프로브 카드를 구비한 테스트 장치 및 이를 이용한 테스트 방법에 관한 것이다.
일반적으로, 반도체 제조 공정은 크게 전 공정인 패브리케이션(fabracation) 공정과 후 공정인 어셈블리(assembly) 공정으로 구분된다. 패브리케이션 공정은 웨이퍼 상에 집적회로 패턴을 형성하는 공정이며, 어셈블리 공정은 웨이퍼를 복수의 칩으로 분리시키고, 외부 장치와 신호 교환이 가능하도록 각각의 칩에 도전성의 리드(lead)나 볼(ball) 등과 같은 패드를 접속시킨 다음 칩을 에폭시 수지(epoxy resin) 등으로 몰딩하여 집적회로 패키지를 제작하는 공정이다.
한편, 어셈블리 공정을 진행하기 전 웨이퍼 상태에서 반도체 칩들 각각의 전기적 특성을 검사하는 EDS(Electrical Die Sorting) 공정이 진행된다. EDS 공정은 웨이퍼 상에 형성된 칩들 중에서 불량 칩을 판별하여 재생(repair) 가능한 칩은 재생하고, 재생 불가능한 칩은 제거하여 이후 공정에서 소요될 시간 및 원가를 절감 하는 효과를 가져온다. 패브리케이션 공정 후 수행되는 테스트에는 단락(short) 테스트, 단선(open) 테스트, DC 테스트, 패턴 테스트 등이 있다.
웨이퍼 상의 반도체 칩들의 불량 여부를 판별하기 위해서는 별도의 테스트 장치가 사용된다. 테스트 장치는 웨이퍼의 칩들 각각의 패드들에 전기적으로 접촉되는 복수의 니들(needle)들을 구비하는 프로브 카드(probe card)와 프로브 카드를 통해 웨이퍼의 칩들과 신호들을 교환하여 칩들의 불량 여부를 판별하는 제어회로를 구비한다. 웨이퍼의 칩들이 프로브 카드를 통하여 전달되는 제어회로의 신호들에 응답하여 내부 신호들을 출력하면, 제어회로는 이들을 수신하여 웨이퍼의 칩들의 불량을 분석하고 소팅(sorting)한다. 보통, 테스트 장치는 프로브 카드를 웨이퍼에 여러 번 접촉시켜 하나의 웨이퍼를 테스트한다.
본 발명의 목적은 테스트 시간을 단축할 수 있도록 구성되는 프로브 카드를 구비한 테스트 장치 및 이를 이용한 테스트 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 테스트 장치는 복수의 칩들 중 테스트할 칩들을 선택하기 위한 복수의 칩 선택 신호들과, 상기 칩 선택 신호들에 의해 선택된 칩들에 전원 전압의 공급을 제어하기 위한 복수의 제1 제어신호들과, 상기 전원 전압을 공급받은 칩들로부터 출력되는 테스트 전압들의 수신을 제어하기 위한 복수의 제2 제어신호를 출력하는 테스트 제어부와, 복수의 신호 전달부들을 각각 구비하며, 상기 신호 전달부들은 각각 서로 다른 제1 제어신호에 응답하여 대응하는 칩에 상기 전원 전압을 전달하고, 서로 다른 제2 제어신호에 응답하여 대응하는 칩에서 출력된 상기 테스트 전압을 상기 테스트 제어부로 전달하는 적어도 하나의 테스트 블럭을 포함하는 프로브 카드를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 테스트 방법은 테스트할 칩들을 선택하기 위한 복수의 칩 선택 신호들을 활성화하는 단계와, 상기 칩 선택 신호들에 기초하여 복수의 칩들 중 테스트할 칩들을 선택하는 단계와, 상기 선택된 칩들에 전원 전압의 공급을 제어하기 위한 복수의 제1 제어신호들을 활성화하는 단계와, 상기 제1 제어신호들에 기초하여 상기 선택된 칩들에 동시에 상기 전원 전압을 공급하는 단계와, 상기 선택된 칩들에서 발생되는 테스트 전압들의 전달을 제어하기 위 한 복수의 제2 제어신호들을 선택적으로 활성화하는 단계와, 상기 제2 제어신호들에 기초하여 상기 선택된 칩들에서 발생된 상기 테스트 전압들을 선택적으로 테스트 제어부로 전달하는 단계와, 상기 테스트 제어부에 의해 상기 테스트 전압들을 테스트하여 대응하는 칩들의 불량 여부를 판별하는 단계를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 테스트 장치는 복수의 칩들 중 테스트할 칩들을 선택하기 위한 복수의 칩 선택 신호들과, 상기 칩 선택 신호들에 의해 선택된 칩들에 전원 전압의 공급을 제어하기 위한 복수의 제1 제어신호들과, 상기 전원 전압을 공급받은 칩들로부터 출력되는 테스트 전압들의 수신을 제어하기 위한 복수의 제2 제어신호들을 출력하는 테스트 제어부와, 상기 제1 제어신호에 응답하여 상기 칩 선택 신호에 의해 선택된 칩들에 동시에 상기 전원 전압을 공급하고, 상기 제2 제어신호에 의해 선택된 칩들로부터 출력되는 상기 테스트 전압들을 선택적으로 상기 테스트 제어부로 전달하는 적어도 하나의 테스트 블럭을 포함하는 프로브 카드를 구비하는 것을 특징으로 한다.
본 발명의 테스트 장치는 프로브 카드의 구성에 의해 테스트 시간을 단축하여 전체 공정 시간을 단축시킴으로써, 제품 생산성을 향상시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 표시장치를 설명하면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 테스트 장치를 도시한 도면이다.
도 1을 참조하면, 테스트 장치는 테스트 제어부(1) 및 프로브 카드(2)를 구비하여 구성된다. 또한, 웨이퍼(3) 상에는 복수의 칩(미도시)들이 패브리케이션 공정에 의해 형성된다.
이와 같이 구성된 테스트 장치의 동작을 살펴보면 다음과 같다.
먼저, 테스트 제어부(1)는 웨이퍼(3) 상에 형성된 복수의 칩들을 테스트하기 위해 복수의 칩 선택 신호(CSL)들, 복수의 전원 전압(VPP)들, 복수의 비트라인 전압 제어신호(VBL_CS)들 및 복수의 고전원 전압 제어신호(VPP_CS)들을 발생한다. 여기서, 칩 선택 신호(CSL)는 웨이퍼(3)에 형성된 복수의 칩들 중 테스트할 칩들을 선택하기 위한 신호이고, 고전원 전압 제어신호(VPP_CS)는 칩 선택 신호(CSL)에 의해 선택된 칩들에 고전원 전압(VPP)의 공급을 제어하기 위한 신호이다. 그리고, 비트라인 전압 제어신호(VBL_CS)는 선택된 칩들이 생성하여 출력하는 비트라인 전압(VBL)들의 테스트 제어부(1) 수신을 제어하기 위한 신호이다.
다음, 테스트 제어부(1)의 제어에 의해 프로브 카드(2)는 테스트 제어부(1)와 웨이퍼(3) 사이에 신호들을 전달하는 기능을 수행한다. 즉, 프로브 카드(2)는 테스트 제어부(1)로부터 입력되는 칩 선택 신호(CSL)들에 응답하여 웨이퍼(3)의 칩들 중 테스트할 칩들을 선택하고, 테스트 제어부(1)로부터 입력된 고전원 전압(VPP)들을 고전원 전압 제어신호(VPP_CS)들에 응답하여 선택된 칩들에 공급한다. 이때, 고전원 전압(VPP)을 공급받아 파워 온 된 칩들은 내부적으로 비트라인 전압(VBL)들을 생성하여 출력하는데, 프로브 카드(2)는 비트라인 전압 제어신호(VBL_CS)들에 응답하여 칩들이 각각 발생하는 비트라인 전압(VBL)들을 순차적으 로 테스트 제어부(1)로 전달한다. 도면에 도시하진 않았지만, 프로브 카드(2)의 일면에는 복수의 니들(needle)들이 형성되어 있으며, 이 니들들은 웨이퍼(3)에 형성된 칩들의 패드들과 각각 전기적으로 접촉된다. 따라서, 프로브 카드(2)는 니들들을 통해 웨이퍼(3)의 칩들에 고전원 전압(VPP)들을 공급하거나 칩들로부터 출력되는 비트라인 전압(VBL)들을 수신한다.
다음, 웨이퍼(3)에는 복수의 칩들이 형성되어 있으며, 칩들에는 외부와 신호를 교환하기 위한 패드들이 구비되어 있다. 따라서, 프로브 카드(2)의 니들들과 전기적으로 접촉된 패드들을 통해 각 칩들은 고전원 전압(VPP)들을 인가받아 파워 온되고, 발생한 비트라인 전압(VBP)들을 테스트 제어부(1)로 전달한다.
도 2는 도 1의 프로브 카드를 도시한 블럭도이다.
본 발명의 실시예에 따른 프로브 카드(2)는 도 2에 도시된 바와 같이, 테스트할 칩들과 테스트 제어부(1) 사이에 고전원 전압(VPP)과 비트라인 전압(VBL)을 전달하기 위한 신호 전달부(TM1∼TM384)들을 각각 구비하는 복수의 테스트 블럭(TB1∼TB64)들로 구성된다.
각각의 테스트 블럭(TB1∼TB64)들은 칩 선택 신호(CSL1∼CSL384)들, 고전원 전압 제어신호(VPP_CS1∼VPP_CS6)들 및 비트라인 전압 제어신호(VBL_CS1∼VBL_CS6)들에 응답하여 서로 다른 라인을 통해 고전원 전압(VPP)을 인가받거나 서로 다른 라인을 통해 비트라인 전압(VBL)을 출력한다. 즉, 각 테스트 블럭(TB1∼TB64)은 개별적으로 제어되어 동작한다. 각 신호 전달부(TM1∼TM384)는 웨이퍼(3)의 칩에 구비된 패드들과 전기적으로 접촉되는 니들(미도시)들을 구비한다. 즉, 신호 전달 부(TM1∼TM384)들 각각은 테스트할 칩과 일대일 대응된다.
한편, 각 테스트 블럭(TB1∼TB64)들에 있는 대응하는 신호 전달부(TM1∼TM384)들은 고전원 전압 제어신호(VPP_CS1∼VPP_CS6)들 및 비트라인 전압 제어신호(VBL_CS1∼VBL_CS6)들이 인가되는 신호 라인들을 공유한다. 예를 들어, 제1 테스트 블럭(TB1)의 제1 신호 전달부(TM1) 및 제2 테스트 블럭(TB2)의 제2 신호 전달부(TM2)부터 제64 테스트 블럭(TB64)의 제64 신호 전달부(TM64)까지는 동일한 신호 라인들을 공유하며, 이 신호 라인들을 통해 제1 고전원 전압 제어신호(VPP_CS1)와 제1 비트라인 전압 제어신호(VBL_CS1)를 수신한다. 또한, 제1 테스트 블럭(TB1)의 제321 신호 전달부(TM321)부터 제64 테스트 블럭(TB64)의 제384 신호 전달부(TM384)까지도 동일한 신호 라인들을 공유하며, 이 신호 라인들을 통해 제6 고전원 전압 제어신호(VPP_CS6)와 제6 비트라인 전압 제어신호(VBL_CS6)를 수신한다.
이와 같은 테스트 블럭(TB1∼TB64)의 동작을 살펴보면 다음과 같다.
테스트 제어부(1)는 프로브 카드(2)의 모든 신호 전달부(TM1∼TM384)에 접촉된 칩들을 테스트하기 위해 출력하는 모든 칩 선택 신호(CSL1∼CSL384)들을 활성화한다. 이에 따라, 신호 전달부(TM1∼TM384)들에 대응하는 모든 칩들이 테스트를 위해 선택된다.
다음, 테스트 제어부(1)는 각 테스트 블럭(TB1∼TB64)에 인가하는 고전원 전압 제어신호(VPP_CS1∼VPP_CS6)들을 동시에 활성화한다. 테스트 블럭(TB1∼TB64)들은 각각 고전원 전압 제어신호(VPP_CS1∼VPP_CS6)에 응답하여 모든 신호 전달부(TM1∼TM384)들을 통해 동시에 모든 선택된 칩들에 고전원 전압(VPP)을 공급한 다. 이후, 고전원 전압(VPP)을 공급받은 칩들은 파워 온되어 내부적으로 비트라인 전압(VBL)을 생성하여 출력한다.
다음, 테스트 제어부(1)는 모든 고전원 전압 제어신호(VPP_CS1∼VPP_CS6)들의 활성화를 유지한 상태에서, 테스트 블럭(TB1∼TB64)들에 인가하는 비트라인 전압 제어신호(VBL_CS1∼VBL_CS6)들을 순차적으로 활성화한다. 이에 따라, 테스트 블럭(TB1∼TB64)들 각각의 신호 전달부(TM1∼TM384)들은 비트라인 전압 제어신호(VBL_CS1∼VBL_CS6)에 의해 선택된 칩들로부터 인가받은 비트라인 전압(VBL)들을 선택적으로 테스트 제어부(1)로 전달한다. 여기서, 각 테스트 블럭(TB1∼TB64)들에 있는 대응하는 신호 전달부(TM1∼TM384)들은 인가되는 비트라인 전압(VBL_CS1∼VBL_CS6)들에 응답하여 동시에 활성화된다. 예를 들어, 제1 신호 전달부(TM1) 내지 제64 신호 전달부(TM64)는 각각 동일한 제1 비트라인 전압 제어신호(VBL_CS1)에 응답하여 동시에 비트라인 전압(VBL)들을 테스트 제어부(1)로 출력한다. 또한, 제321 신호 전달부(TM321) 내지 제384 신호 전달부(TM384)는 각각 동일한 제6 비트라인 전압 제어신호(VBL_CS6)에 응답하여 동시에 비트라인 전압(VBL)들을 테스트 제어부(1)로 출력한다.
프로브 카드(2)가 각 테스트 블럭(TB1∼TB64)의 모든 신호 전달부(TM1∼TM384)들을 통해 칩들로부터 출력된 비트라인 전압(VBL)들을 테스트 제어부(1)로 전달한 후, 테스트 제어부(1)는 고전원 전압 제어신호(VPP_CS1∼VPP_CS6)들을 비활성화하여 칩들에 공급되는 고전원 전압(VPP)을 차단한다.
한편, 실질적으로 웨이퍼(3) 상의 칩들은 고전원 전압(VPP)을 공급받아 VBL, VREF, VBB 등의 직류 전압들과 ICC2P, ICC6 등의 직류 전류들을 생성한다. 그러나, 설명의 편의를 위해 본 발명의 도면에는 비트라인 전압(VBL)만을 대표적으로 제시하였다. 따라서, 패브리케이션 공정 후 DC 테스트 수행 시 프로브 카드(2)에는 칩들이 생성하는 많은 내부 전압들 또는 내부 전류들을 테스트 제어부(1)로 전달하기 위한 복수의 신호 전달부들이 구비된다. 그리고, 테스트 제어부(1)로부터 수신하는 대응하는 제어신호가 활성화되는 경우 칩들로부터 출력된 해당 내부 전압 또는 내부 전류를 테스트 제어부(1)로 전송하게 된다.
한편, 도 2에 도시된 프로브 카드(2)는 테스트 블럭(TB1∼TB64)들 각각이 6개의 칩들을 테스트하는 HDT(Hexa Die Test) 방식에 따라 각 테스트 블럭(TB1∼TB64)에 6개의 신호 전달부를 구성한 것이다. 그러나, 이러한 구성은 실시예일 뿐이며, 도 2에 도시된 본 발명의 구성과 동작은 테스트 블럭들 각각에 2개의 신호 전달부를 구비하여 각 테스트 블럭이 2개의 칩들을 테스트하는 DDT(Dual Die Test) 방식, 각 테스트 블럭이 4개의 칩들을 테스트하는 QDT(Quad Die Test) 방식, 각 테스트 블럭이 10개의 칩들을 테스트하는 ODT(Octal Die Test) 방식 등에 모두 적용될 수 있다.
도 3은 도 2의 제1 신호 전달부의 내부 구성을 도시한 블럭도이다.
본 발명의 실시예에 따른 제1 신호 전달부(TM1)는 도 3에 도시된 바와 같이, 고전원 전압(VPP)을 칩으로 전달하는 제1 서브 신호 전달부(STM1)와 칩에서 출력된 비트라인 전압(VBL)을 테스트 제어부(1)로 전달하는 제2 서브 신호 전달부(STM2)를 구비한다.
제1 서브 신호 전달부(STM1)는 제1 칩 선택 신호(CSL1)와 제1 고전원 전압 제어신호(VPP_CS1)를 논리곱 연산하는 앤드게이트(AN1)와, 앤드게이트(AN1)의 출력신호에 응답하여 니들(21)과 테스트 제어부(1) 사이의 고전원 전압(VPP) 전달을 제어하는 릴레이(20)를 구비한다. 앤드게이트(AN1)는 제1 칩 선택 신호(CSL1)와 제1 고전원 전압 제어신호(VPP_CS1)가 모두 하이레벨로 활성화되면 하이레벨의 출력신호를 생성하고, 이에 응답하여 릴레이(20)는 온(ON)되어 고전원 전압(VPP)을 니들(21)로 전달한다. 즉, 제1 서브 신호 전달부(STM1)는 니들(21)에 접촉된 칩이 선택된 상태에서 제1 고전원 전압 제어신호(VPP_CS1)가 활성화되면 테스트 제어부(1)로부터 인가된 고전원 전압(VPP)을 니들(21)을 통해 칩에 공급한다.
제2 서브 신호 전달부(STM2)는 제1 칩 선택 신호(CSL1)와 제1 비트라인 전압 제어신호(VBL_CS1)를 논리곱 연산하는 앤드게이트(AN2)와, 앤드게이트(AN2)의 출력신호에 응답하여 니들(23)과 테스트 제어부(1) 사이의 비트라인 전압(VBL) 전달을 제어하는 릴레이(22)를 구비한다. 앤드게이트(AN2)는 제1 칩 선택 신호(CSL1)와 제1 비트라인 전압 제어신호(VBL_CS1)가 모두 하이레벨로 활성화되면 하이레벨의 출력신호를 생성하고, 이에 응답하여 릴레이(22)는 온되어 칩에서 출력된 비트라인 전압(VBL)을 테스트 제어부(1)로 전달한다.
이와 같이, 제1 신호 전달부(TM1)는 내부에 구비된 릴레이(20,22)들을 통해 칩에 고전원 전압(VPP)들을 공급하거나 칩에서 출력된 비트라인 전압(VBL)을 테스트 제어부(1)로 전달한다. 마찬가지로, 제2 신호 전달부(TM2) 내지 제384 신호 전달부(TM384)들도 제1 신호 전달부(TM1)와 동일한 구성을 가지며 동일하게 동작하므 로, 중복된 설명은 생략하겠다.
도 4는 도 1의 동작들을 도시한 순서도이다.
도 1 내지 도 4를 참조하면, 테스트 제어부(1)는 테스트할 칩들을 선택하기 위해 칩 선택 신호(CSL1∼CSL384)들을 활성화한다. 이에 따라, 각 칩에 대응하는 신호 전달부(TM1∼TM384)들이 선택된다(S101). 그리고, 테스트 제어부(1)가 각 신호 전달부(TM1∼TM384)에 인가되는 고전원 전압 제어신호(VPP_CS1∼VPP_CS6)들을 동시에 활성화하면(S102), 프로브 카드(2)는 테스트 제어부(1)로부터 인가되는 고전원 전압(VPP)을 신호 전달부(TM1∼TM384)들을 통해 테스트할 칩들에 동시에 공급한다(S103). 고전원 전압(VPP)을 공급받은 칩들은 파워 온되어(S104) 내부적으로 비트라인 전압(VBL)들을 생성하게 된다. 이 비트라인 전압(VBL)들을 수신받기 위해 테스트 제어부(1)는 프로브 카드(2)의 테스트 블럭(TB1∼TB64)들 각각에 인가되는 비트라인 전압 제어신호(VBL_CS1∼VBL_CS6)들을 순차적으로 활성화한다(S105). 이 비트라인 전압 제어신호(VBL_CS1∼VBL_CS6)들에 의해 각 테스트 블럭(TB1∼TB64)의 신호 전달부(TM1∼TM384)들은 비트라인 전압(VBL)들을 선택적으로 테스트 제어부(1)로 전송한다. 테스트 제어부(1)는 비트라인 전압(VBL)을 측정하고(S106), 저장한다(S107).
한편, 각 테스트 블럭(TB1∼TB64)의 신호 전달부(TM1∼TM384)들이 순차적으로 활성화되어, 대응하는 칩들의 비트라인 전압(VBL)들이 모두 테스트 제어부(1)로 전송되어 저장될 때까지 S105 단계 내지 S107 단계는 반복된다. 모든 비트라인 전압(VBL)들이 테스트 제어부(1)에 저장된 후, 테스트 제어부(1)는 고전원 전압 제어 신호(VPP_CS1∼VPP_CS6)들을 비활성화하여 고전원 전압(VPP)의 공급을 차단한다. 이에 따라, 모든 칩들은 파워 오프되며(S108), 테스트 제어부(1)는 각 칩들로부터 수신한 비트라인 전압(VBL)들을 목표 전압과 비교하여 각 칩들의 불량 여부를 판단하게 된다.
이를 정리하면, 본 발명의 프로브 카드에서, 테스트 블럭들 각각의 신호 전달부들이 서로 다른 비트라인 전압 제어신호와 고전원 전압 제어신호에 의해 제어되도록 구성된다. 따라서, 신호 전달부들을 통해 모든 칩들에 동시에 전원 전압을 공급하는 것과, 신호 전달부들을 통해 순차적으로 칩들의 비트라인 전압들을 테스트 제어부로 전송하는 것이 모두 가능하다. 결과적으로, 이러한 프로브 카드를 구비한 테스트 장치는 테스트할 모든 칩들에 동시에 전원 전압을 공급하고, 전원 전압을 공급받은 칩들이 출력하는 내부 전압 또는 내부 전류는 순차적으로 수신하여 측정한다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 테스트 장치를 도시한 도면이다.
도 2는 도 1의 프로브 카드를 도시한 블럭도이다.
도 3은 도 2의 제1 신호 전달부의 내부 구성을 도시한 블럭도이다.
도 4는 도 1의 동작들을 도시한 순서도이다.

Claims (10)

  1. 복수의 칩들 중 테스트할 칩들을 선택하기 위한 복수의 칩 선택 신호들과, 상기 칩 선택 신호들에 의해 선택된 칩들에 전원 전압의 공급을 제어하기 위한 복수의 제1 제어신호들과, 상기 전원 전압을 공급받은 칩들로부터 출력되는 테스트 전압들의 수신을 제어하기 위한 복수의 제2 제어신호를 출력하는 테스트 제어부; 및
    복수의 신호 전달부들을 각각 구비하며, 상기 신호 전달부들은 각각 서로 다른 제1 제어신호에 응답하여 대응하는 칩에 상기 전원 전압을 전달하고, 서로 다른 제2 제어신호에 응답하여 대응하는 칩에서 출력된 상기 테스트 전압을 상기 테스트 제어부로 전달하는 적어도 하나의 테스트 블럭을 포함하는 프로브 카드를 구비하는 것을 특징으로 하는 테스트 장치.
  2. 제 1 항에 있어서, 상기 테스트 제어부는 상기 칩 선택 신호들을 모두 활성화하는 것을 특징으로 하는 테스트 장치.
  3. 제 1 항에 있어서, 상기 테스트 제어부는 상기 제1 제어신호들을 동시에 활성화하는 것을 특징으로 하는 테스트 장치.
  4. 제 1 항에 있어서, 상기 테스트 제어부는 상기 테스트 블럭들 각각의 신호 전달부들에 인가되는 제2 제어신호들을 선택적으로 활성화하는 것을 특징으로 하는 테스트 장치.
  5. 제 1 항에 있어서, 상기 각 테스트 블럭에 있는 대응하는 신호 전달부들은 상기 제1 제어신호와 제2 제어신호가 인가되는 신호 라인들을 공유하는 것을 특징으로 하는 테스트 장치.
  6. 제 1 항에 있어서, 상기 테스트 블럭들 각각은 서로 다른 라인을 통해 상기 테스트 전압을 상기 테스트 제어부로 전달하는 것을 특징으로 하는 테스트 장치.
  7. 제 1 항에 있어서, 상기 테스트 제어부는 상기 제1 제어신호들을 모두 활성화한 상태에서 상기 제2 제어신호들을 순차적으로 활성화한 후, 상기 제1 제어신호들을 비활성화하는 것을 특징으로 하는 테스트 장치.
  8. 제 1 항에 있어서, 상기 신호 전달부는
    상기 칩 선택 신호와 제1 제어신호가 활성화되면 상기 전원 전압을 대응하는 칩에 전달하는 제1 서브 신호 전달부; 및
    상기 칩 선택 신호와 제2 제어신호가 활성화되면 상기 대응하는 칩에서 출력된 상기 테스트 전압을 상기 테스트 제어부로 전달하는 제2 서브 신호 전달부를 구비하는 것을 특징으로 하는 테스트 장치.
  9. 테스트할 칩들을 선택하기 위한 복수의 칩 선택 신호들을 활성화하는 단계;
    상기 칩 선택 신호들에 기초하여 복수의 칩들 중 테스트할 칩들을 선택하는 단계;
    상기 선택된 칩들에 전원 전압의 공급을 제어하기 위한 복수의 제1 제어신호들을 활성화하는 단계;
    상기 제1 제어신호들에 기초하여 상기 선택된 칩들에 동시에 상기 전원 전압을 공급하는 단계;
    상기 선택된 칩들에서 발생되는 테스트 전압들의 전달을 제어하기 위한 복수의 제2 제어신호들을 선택적으로 활성화하는 단계;
    상기 제2 제어신호들에 기초하여 상기 선택된 칩들에서 발생된 상기 테스트 전압들을 선택적으로 테스트 제어부로 전달하는 단계; 및
    상기 테스트 제어부에 의해 상기 테스트 전압들을 테스트하여 대응하는 칩들의 불량 여부를 판별하는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
  10. 복수의 칩들 중 테스트할 칩들을 선택하기 위한 복수의 칩 선택 신호들과, 상기 칩 선택 신호들에 의해 선택된 칩들에 전원 전압의 공급을 제어하기 위한 복수의 제1 제어신호들과, 상기 전원 전압을 공급받은 칩들로부터 출력되는 테스트 전압들의 수신을 제어하기 위한 복수의 제2 제어신호들을 출력하는 테스트 제어부; 및
    상기 제1 제어신호에 응답하여 상기 칩 선택 신호에 의해 선택된 칩들에 동시에 상기 전원 전압을 공급하고, 상기 제2 제어신호에 의해 선택된 칩들로부터 출력되는 상기 테스트 전압들을 선택적으로 상기 테스트 제어부로 전달하는 적어도 하나의 테스트 블럭을 포함하는 프로브 카드를 구비하는 것을 특징으로 하는 테스트 장치.
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