JP2016208426A - 再構成可能な半導体装置 - Google Patents

Abstract

【課題】再構成可能なアナログ回路を提供する。【解決手段】再構成可能な半導体装置であって、再構成可能な論理部と、外部からのアナログ信号をデジタル信号に変換して、前記論理部にデジタル信号を出力するとともに、前記論理部から出力されるデジタル信号をアナログ信号に変換して、外部に出力するアナログ回路とを有する回路ブロックを複数個有し、前記回路ブロックは、矩形状であり、一辺から複数のアナログ線で、隣接する２つの回路ブロックと接続するとともに、前記一辺と反対側の他辺から複数のアナログ線で他の隣接する２つの回路ブロックと接続する、半導体装置が提供される。【選択図】図１

Description

本発明は、再構成可能な半導体装置に関する。

近年、半導体装置とアナログ回路を別個に設けたプリント基板に代わり、半導体製造プロセスの微細化による高集積化により、ひとつのＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）上に、半導体装置とアナログ回路を集積したＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）とするのが一般的になってきた。ＳｏＣと、複数の単機能ＬＳＩをプリント基板に実装した場合を比較すると、プリント基板上の占有面積の削減、高速化、低消費電力、コスト低減など優位な点が多々生じる。

例えば、ハードマクロブロックと、電力制御部と、マルチ閾値ＣＭＯＳロジック回路と、を備えるシステムオンチップが提案されている（特許文献１）。当該システムオンチップは、ハードマクロブロックに対してパワーオフさせることによって、システムオンチップの全体の漏れ電流を減らすことができる。

加えて、アナログ回路を構成可能な半導体装置も提案されている（特許文献２）。さらに、商業化された再構成可能なアナログデバイスとして「ＰＳｏＣ（登録商標）」が知られている（特許文献３）。

特開２０１３−２１９６９９号公報 特開平５−１７５４６６号公報 米国特許第７８２５６８８号明細書

近年、ＦＰＧＡ（ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）等の再構成可能デバイスは、微細化が進んでいる。アナログ回路には、半導体装置より、高い動作電圧と電流が必要となり、微細化ができにくいため、特に微細化が進んでいるＦＰＧＡ等では、アナログ回路を同じチップに搭載できず、外部にアナログ回路を用意する必要がある。一方で、ＳｏＣ等のように、半導体装置とアナログ回路を含むシステムを１チップ化した場合、アナログ回路等の改訂が必要となった際、ＳｏＣ全体の回路設計が必要になる。

ＰＳｏＣ（登録商標）の場合、アナログ回路の再構成も可能であるが、ＰＳｏＣ（登録商標）の場合、アナログ回路を、フラッシュメモリと別個に有するため、アナログ回路の再構成性に制限がある。また、特許文献２に示す半導体集積回路は、接続にアナログスイッチを使っている。大電流を流さなければならないアナログスイッチは、チップ面積を大きく使う物であり、大規模化すると現実的ではない。

上記課題を解決する形態は、以下の項目セットにより示されるように、再構成可能デバイスと、アナログ回路を有する回路ユニットが、交互に多数配置されることで、多様なアナログ回路を実現することができる。

１．再構成可能な半導体装置であって、
再構成可能な論理部と、外部からのアナログ信号をデジタル信号に変換して、前記論理部にデジタル信号を出力するとともに、前記論理部から出力されるデジタル信号をアナログ信号に変換して、外部に出力するアナログ回路とを有する回路ブロックを複数個有し、
前記回路ブロックは、矩形状であり、一辺から複数のアナログ線で、隣接する２つの回路ブロックと接続するとともに、前記一辺と反対側の他辺から複数のアナログ線で他の隣接する２つの回路ブロックと接続する、半導体装置。

２．前記アナログ回路は、アナログ信号をデジタル信号に変換して、前記論理部にデジタル信号を出力するＡ／Ｄ変換回路と、前記論理部から出力されるデジタル信号をアナログ信号に変換して出力するＤ／Ａ変換回路と、Ｄ／Ａ変換回路の出力に配置されるオペアンプとを有し、
前記アナログ線は、フォースラインであり、
前記回路ブロックは、前記オペアンプの出力にあるフォースラインで他の回路ブロックと接続するとともに、前記フォースラインから出力されたアナログ信号を、前記オペアンプに帰還させるセンスラインで、前記他の回路ブロックに接続し、前記アナログ信号は前記フォースラインから入力される、項目１に記載の再構成可能な半導体装置。

３．前記再構成可能な論理部は、構成データを格納するメモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を有する、項目１又は２に記載の再構成可能な半導体装置。

４．前記回路ブロックはさらに、一辺から複数のデジタル信号接続線で、隣接する２つの回路ブロックと接続するとともに、前記一辺と反対側の他辺から複数のデジタル信号接続線で他の隣接する２つの回路ブロックと接続する、項目３に記載の再構成可能な半導体装置。

５．前記回路ブロックに含まれるアドレスデコーダに入力されるアドレス線と、隣接する回路ブロックに含まれるメモリセルブロックのデータ線とが、それぞれ前記デジタル信号接続線として接続する、項目４に記載の再構成可能な半導体装置。

６．前記再構成可能な論理部は、ＦＰＧＡである、項目１〜４の何れか１項に記載の半導体装置。

７．前記構成データは、真理値表データであり、
前記メモリセルユニットは、前記真理値表データにより、配線要素及び／又は論理要素として動作する、項目３〜５の何れか１項に記載の再構成可能な半導体装置。

本発明に係る一実施形態は、再構成可能なアナログ回路を提供する。

本実施形態に係る回路ブロックの一例を示す図である。 ＡＭＰ回路の詳細例を示す図である。 回路ブロックの交互配置の一例を示す図である。 論理コーンの一例を示す図である。 本実施形態に係る論理部の一例を示す図である。 ＭＬＵＴの回路例を示す図である。 複数のＭＬＵＴを配置した例である。 構成メモリの詳細を示す図である。 ＭＬＵＴの一例を示す図である。 論理回路として動作するＭＬＵＴの一例を示す図である。 図９に示す論理回路の真理値表を示す図である。 接続回路として動作するＭＬＵＴの一例を示す図である。 図１１に示す接続回路の真理値表を示す図である。 １つのＭＬＵＴが、論理回路及び接続回路として動作する一例を示す図である。 図１３に示す論理回路及び接続回路の真理値表を示す。

以下、図面を参照して、以下の構成に基づき、再構成可能な半導体装置を説明する。１．再構成可能な半導体装置、２．論理部、３．構成データの順に説明する。

１．再構成可能な半導体装置
本実施形態に係る再構成可能な半導体装置１は、複数の回路ブロック５０を備える。回路ブロック５０は、再構成可能な論理部２０（以下、単に「論理部２０」と言う）と、アナログ信号をデジタル信号に変換して、論理部２０にデジタル信号を出力するアナログデジタル変換回路（ＡＤＣ）５２と、論理部２０から出力されるデジタル信号をアナログ信号に変換して出力するデジタルアナログ変換回路（ＤＡＣ）５４と、Ｄ／Ａ変換回路（ＤＡＣ）５２の出力に配置されるオペアンプ（ＡＭＰ）５５とを有する。回路ブロック５０は、矩形状であり、一辺から複数のアナログ線で、隣接する２つの回路ブロック５０と接続するとともに、前記一辺と反対側の他辺から複数のアナログ線で他の隣接する２つの回路ブロック５０と接続する。半導体装置１は、論理部２０が、構成データで再構成可能なため、再構成可能なアナログ回路を構成しうる。

なお、本実施形態に係る再構成可能な半導体装置１は、例えば、グラフィックイコライザ、オーディオミュージックシンセサイザ、オーディオミキサーデスク、特殊フィルタ、スペクトル解析、信号発生器、最低周波リニア集積回路交換等の大規模アナログ回路を実現できる。

再構成可能な半導体装置１は、各々がアナログ回路を実現できる回路ブロック５０をアナログ線で結線することで、複数のアナログ回路のセットからなる上記のような大規模アナログ回路を実現できる。一方、複数のＦＰＧＡを組み合わせて、その周辺にアナログ回路を備えるような構成では、アナログ入出力は可能であるが、大規模アナログ回路の殆どを、集積回路で実現する必要があり、集積回路内で、アナログ信号の伝播を実現することは困難である。そのため、アナログ回路をエミュレートすることはできない。

論理部２０は、「２．論理部」で説明する。

１．１ 回路ブロック
図１は、本実施形態に係る回路ブロックの一例を示す図である。回路ブロック５０の構成例の回路図が示されている。各回路ブロック５０は、アナログ入力信号をデジタル信号に変換するアナログデジタル変換回路（ＡＤＣ）５２と、デジタル信号に基づいて所望の出力値を演算して出力する論理部２０、論理部２０での演算結果をアナログ信号に変換するデジタルアナログ変換回路（ＤＡＣ）５４と、アナログ変換されたアナログ信号を増幅するオペアンプ（ＡＭＰ）５５を有する。本実施形態に係る回路ブロック５０において、ＤＡＣ５４、ＡＤＣ５２、ＡＭＰ５５は、アナログ回路とし、例えば、伝達関数Ｆ（ｓ）の数学的モデルを論理部に構成させることで、アナログ回路を構成する。

論理部２０から出入力されるデジタル信号線は、ＤＡＣ５４、ＡＤＣ５２のデジタル信号線として使われる。図１に示す例では、ＤＡＣ５４は８ビット、ＡＤＣ５２は１２ビットである。ＡＤＣ５２のデジタル出力は論理部２０の「ＡＤ対のアドレス線（図８参照）」として入力される。ＤＡＣ５４のデジタル入力は、論理部２０の「ＡＤ対の出力データ線（図８参照）」として出力される。ＤＡＣ５４を介して、アナログ信号に接続するデータ線は、８本であるが、ＡＤＣ５２を介して接続するアドレス線は、１２本である。ＡＤ対を構成しない４本（４ビット）のデータ線は、図２Ａを用いて、後述するスイッチ制御線として使われる。なお、ＤＡＣ５４のビット数に対してＡＤＣ５２のビット数を多くしたのは、ビット欠けによる精度劣化を防止するためである。

図２Ａは、ＡＭＰの詳細例を示す図である。ＡＭＰ５５は、２つのＡＭＰ５５−１、５５−２から構成される。図２Ａでは、ＡＭＰ５５−２の入力電圧Ｖｏは、ＤＡＣ５４の出力電圧Ｖｉと、抵抗Ｒｆ、Ｒｉで以下の式で示される。
Ｖｏ＝−（Ｒｆ／Ｒｉ）×Ｖｉ

論理部２０から出力される４ビットのデータ線は、ＡＭＰ５５−１の帰還ラインに設けられたスイッチＡ、Ｂ、Ｃの制御信号として利用することで、ＡＭＰの利得を変化することができる。スイッチＡがオンになると、電圧Ｖｏは、１０倍、スイッチＢがオンになると、電圧Ｖｏは、１倍、スイッチＣがオンになると、電圧Ｖｏは、１／１０倍になる。４ビットは１６倍のマージンを取る事になり、大体２０ｄＢのアナログ・マージンを取った事になる。

ＡＭＰ５５は、ボルテージフォロワーの回路形式を取り、差動増幅機器としての高抵抗を使わない方法で半導体搭載を容易にしている。

回路ブロック５０Ａは、オペアンプ５５の出力にあるフォースラインＦで他の回路ブロック５０Ｂ〜５０Ｅと接続するとともに、フォースラインＦから出力されたアナログ信号を、オペアンプ５５に帰還させるセンスラインＳで、他の回路ブロック５０Ｂ〜５０Ｅに接続し、アナログ信号はフォースラインＦから入力される。

回路ブロック５０Ａ内におけるＡ／Ｄ変換回路５２の入口側で、フォースラインＦおよびセンスラインＳは互いにケルビンコンタクトで結合される。結合されたセンスラインが、他の回路ブロックにおけるオペアンプ５５の帰還ラインとして使用される。

このように、フォースラインＦとは別にセンスラインＳを設けて、次段の回路ブロックの入力端子の信号を前段の回路ブロックのオペアンプ５５に帰還させることにより、フォースラインＦが寄生抵抗を含んでいてもその寄生抵抗により次段の回路ブロックの入力信号に誤差を生じさせないようにすることができる。

つまり、各回路ブロック５０Ａ内でオペアンプ５５の出力端子と入力端子の一方とを直結もしくは抵抗を介して接続してフィードバックループを形成すると、次段の回路ブロックまでの距離が長く、フォースラインＦの寄生抵抗が無視できないほど大きい場合には、次段の回路ブロックに正しい入力信号を伝えることができないが、センスラインＳを設けて次段の回路ブロックの入力端子の信号を前段の回路ブロックのオペアンプ５５に帰還させると、そのオペアンプ１５は次段の回路ブロックの入力信号を他方の入力端子の信号（Ｄ／Ａ変換回路５４からの信号）と一致させるように動作するため、次段の回路ブロックの入力信号に対してフォースラインＦの寄生抵抗による 誤差を生じさせることがない。

なお、図１に示されるように、ＡＤＣ５２、ＤＡＣ５４、及びＡＭＰ５５の構成は、接続する他の回路ブロック毎に設けられる。そして、フォースライン、センスラインを、隣接する回路ブロックで、送信線と受信線を対にして、接続する。これにより、寄生抵抗による誤差のないアナログ信号の伝達が可能になる。

なお、２１は、論理部２０同士のデジタル信号の接続線である。論理部２０が、ＭＲＬＤ（Ｍｅｍｏｒｙ ｂａｓｅｄ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）（登録商標）である場合、論理部２０のデジタル信号の接続線は、ＡＤ対を構成する。再構成可能な半導体装置１は、論理部２０同士がＡＤ対で接続することで、複数の論理部２０に跨る論理回路を構成することができる。

１．２ 交互配置
図２Ｂは、回路ブロックの交互配置の一例を示す図である。図２Ｂに示されるように、本実施形態に係る回路ブロック５０は、矩形状であり、一辺から複数のフォースラインで他の回路ブロックと接続するとともに、一辺と反対側の他辺から複数のフォースラインで他の回路ブロックと接続する。なお、図１で説明したデジタル信号接続線２１と、フォースラインＦとは、図２Ｂにおいては、回路ブロック５０Ｂに示すように、矢印の無い線がデジタル信号接続線２１であり、矢印がフォースラインＦを示している。

回路ブロック５０Ａは、隣接する他の回路ブロック５０Ｂ〜５０Ｅと複数のフォースラインで接続するため、隣接する回路ブロックに対して送受信するデータは、複数になる。さらに、フォースラインは、双方向（図２Ｂにおいて、右側方向及び左側方向）での接続に限定されている。また、双方向とするものの、隣接する回路ブロックを２つに限定せず、それ以上として、構成可能性を上げるために、入力方向及び出力方向に、それぞれ２つの回路ブロックと接続可能となっている。以下このような配置方法を、「交互配置」と言う。この交互配置により、回路ブロックの接続が限定されているため、回路ブロック間のスイッチが不要になる。さらに、入力及び出力方向のデータの流れの方向が限定できるので、論理ライブラリの作成も容易になる。

１．３ 必要な交互配置型回路ブロックの数の論理段数
図３は、複数の回路ブロックにより実装される論理コーンの一例である。論理コーンとは、アナログ回路の一つの出力に影響を与える全てのアナログ入力によって定義される回路ブロック群を言う。入力端子列１０１０にあるアナログ信号が入ると、影響範囲が下段の回路ブロックに広がり、出力端子列１０２０にあるアナログ出力が確定する。このようにして、論理コーン１０００が形成される。

以下では、論理コーンに対して必要になる双方向型回路ブロックの決定方法について、ｎ値という定義を用いて説明する。図１及び図２Ｂで説明した回路ブロック５０Ａ及び５０Ｃを用いてｎ値を説明する。隣接する回路ブロック５０Ａ及び５０Ｃに向かい合う１辺から出るデジタル信号接続線２１の数を「ｎ値」と定義する。例えば、１辺から出るデジタル信号接続線２１が「８」の場合、ｎ値は「８」である。交互配置型回路ブロックでは、隣接する回路ブロックとの関係で、データ伝送量がｎ値の半分となり、且つ、信号パスが１段ずれるので、最長信号パスを実現するには信号パスを（ｎ値／２）で割った段数だけ必要である。回路ブロック論理段数とは、所望の回路を実現するために横に配置する必要な回路ブロック段数の数を示す。回路ブロック論理段数は、以下の式で示される。
式１： 回路ブロック論理段数 ＝ ｍ／（ｎ値／２）
なお、ここでｍは、信号パス距離であり、論理コーンにする入力データ線を示す。
図１に示す例では、ｎ値は「８」であるが、隣接する回路ブロックは、一方向に２つあるので、（ｎ値／２）は「４」となる。Ｃ言語の論理演算が、８ビットで演算されており、論理コーンの入力データ線（ｍ）が８本であった場合、回路ブロック論理段数は、８／４＝２となる。つまり、８ビット演算を回路ブロックで行う場合、２つの回路ブロックが必要になる。

２．論理部
図４は、本実施形態に係る論理部を示すブロック図である。以下、論理部の説明として、出願人が開発中のＭＲＬＤ（登録商標）をもとに説明するが、論理部２０は、半導体素子から構成される集積回路の例示であり、ＦＰＧＡであってもよい。

論理部２０は、複数のＭＬＵＴ（Ｍｕｌｔｉ Ｌｏｏｋ−Ｕｐ−Ｔａｂｌｅ）３０を有し、ＭＬＵＴ３０内のメモリセルユニットに対するメモリ読出し動作、書込み動作を特定するデコーダ１２、及び、入出力部１４を有する。

論理部２０の論理動作では、実線で示されるデータ入力ＤＩ、及びデータ出力ＤＯの信号を使用する。論理部２０の書き込み動作は、書込用アドレスＡＤ、及び書込用データＷＤによりなされ、読出し動作は、書込用アドレスＡＤ、及び読出用データＲＤによりなされる。

書込用アドレスＡＤは、ＭＬＵＴ３０内のメモリセルを特定するアドレスである。書込用アドレスＡＤは、ｍ本の信号線で、２のｍ乗の数ｎのメモリセルを特定する。書込用アドレスＡＤは、メモリの読出し動作、書き込み動作、両方の場合で使用され、ｍ本の信号線を介して、デコーダ１２でデコードされて、対象となるメモリセルを選択する。なお本実施形態においては、後述するが、データ入力ＤＩのデコードは、ＭＬＵＴ３０内のデコーダにより行う。

デコーダ１２は、リード・イネーブル信号ｒｅ、ライト・イネーブル信号ｗｅ等の制御信号に従って、書込用アドレスＡＤをデコードし、デコードアドレスｎをＭＬＵＴ３０に対して出力する。デコードアドレスｎは、ＭＬＵＴ３０の構成メモリ内のメモリセルを特定するアドレスとして使用される。

入出力部１４は、ライト・イネーブル信号ｗｅに従って、書込用データＷＤを書込み、リード・イネーブル信号ｒｅに従って、読出用データＲＤを出力する。

２．ＭＬＵＴ
ＭＬＵＴ３０は、メモリセルユニットで構成される。メモリの記憶素子には、真理値表とみなされるデータがそれぞれ記憶されることで、ＭＬＵＴ３０は、論理要素、又は、接続要素、又は、論理要素及び接続要素として動作する論理動作を行う。

ＭＬＵＴ３０の論理動作では、実線で示される論理用アドレスＬＡ（図７に示す）、及び論理用データＬＤ（図７に示す）の信号を使用する。論理用アドレスＬＡは、論理回路の入力信号として使用される。そして、論理用データＬＤは、論理回路の出力信号として使用される。ＭＬＵＴ３０の論理用アドレスＬＡは、隣接するＭＬＵＴの論理用データＬＤのデータ線と接続している。

論理部２０の論理動作により実現される論理は、ＭＬＵＴ３０に記憶される真理値表データにより実現される。いくつかのＭＬＵＴ３０は、ＡＮＤ回路、加算器などの組み合わせ回路としての論理要素として動作する。他のＭＬＵＴ３０は、組み合わせ回路を実現するＭＬＵＴ３０間を接続する接続要素として動作する。ＭＬＵＴ３０が、論理要素、及び接続要素を実現するための真理値表データの書き換えは、メモリへの書き込み動作によりなされる。

図５は、ＭＬＵＴの回路例を示す図である。図５に示すＭＬＵＴ３０は、メモリセルユニット３１Ａ、３１Ｂを有する。メモリセルユニットは、例えば、ＳＲＡＭである。図５に示されるように、メモリセルユニット３１Ａは、一辺からの複数の論理用アドレス線Ａ０〜Ａ３により特定されて、複数の論理用アドレス線の２倍の数の複数データ線Ｄ０〜Ｄ７に出力する複数のメモリセルを有し、メモリセルユニット３１Ｂは、他辺からの複数アドレス線Ａ４〜Ａ７により特定されて、複数の論理用アドレス線の２倍の数の複数データ線Ｄ０〜Ｄ７に出力する複数のメモリセルを有し、ＭＬＵＴ３０は、第１複数データ線及び複数データ線の一部を、一辺へ出力するとともに、複数データ線及び複数データ線の他の一部を、他辺へ出力する。

各メモリセルユニットは、一方向毎に真理値表データをメモリセルに記憶する。そのため、メモリセルユニット３１Ａ及び３１Ｂの各々には、右から左方向用の真理値表データ、及び、左から右方向用の真理値表データを記憶する。すなわち、ＭＬＵＴは、それぞれが特定のデータ出力方向を規定する２つの真理値表データを記憶する。

各メモリセルユニットのデータ数を、アドレス数より増やすとともに、各メモリセルユニットからデータ出力の方向を双方向にすることで、必要なメモリセルの数を少なくし、且つ、双方向へのデータ出力を可能にすることができる。

図６は、複数のＭＬＵＴを配置した例である。図示されるように、ＭＬＵＴ３０をアレイ状に配置することで、回路規模の拡張が可能である。

図７は、構成メモリの詳細を示す図である。ＭＬＵＴ３０の中に含まれる構成メモリ４０は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、クロックに同期して動作する同期メモリである。構成メモリ４０は、構成データを格納するメモリセルを特定するための論理用アドレス線ＬＡと接続する。なお、論理用アドレス線ＬＡは、構成メモリに書き込み動作をする場合、書込み対象のメモリセルを特定するアドレス線として使用される。

メモリセルアレイ１１０は、ｎ×２ｍ個のメモリセル（それに伴う記憶素子）を有し、メモリセルは、２のｍ乗本のワード線と、ｎ本のビット線（「データ線」とも言う。以下同じ）の接続部分に配置される。

アドレスデコーダ１２０は、クロック（ｄｃｌｋ）に同期して、ｍ本のアドレス信号線からアドレス信号を受け取ると、それをデコードして、２のｍ乗本のワード線ＷＬにデコード信号であるワード線選択信号を出力し、対応するメモリセルに対するデータの読み出し又は書込み処理が行なわれるようにする。

構成データ入出力部１４０は、ライトアンプ及び、必要に応じてセンスアンプを有する。ライトアンプは、例えば、外部からライトイネーブル（ＷＥ）の立ち上がりエッジタイミング及び書込データを受け取ると、ｎ本のビット線にその書込データの信号レベルを伝えて、メモリセルにデータを書き込む。

なお、論理部２０は、ＦＰＧＡであってもよい。その場合、論理部２０がＭＲＬＤの場合は、ＡＤ対接続可能であるが、ＦＰＧＡの場合、ＦＰＧＡ内部と外部回路との信号の受け渡しをするだけで、複数のＦＰＧＡを使って、論理回路を構成することはできない。

３．構成データ
以下、構成データを、例を用いて説明する。図８は、ＭＬＵＴの一例を示す図である。図８に示すＭＬＵＴ３０ａ、３０ｂは、４つの論理用アドレス入力線Ａ０〜Ａ３と、４つの論理動作用データ線Ｄ０〜Ｄ３に接続される。ＭＬＵＴ３０ａの論理用アドレス入力線Ａ２は、隣接するＭＬＵＴ３０ｂの論理動作用データ線Ｄ０と接続しており、ＭＬＵＴ３０ａは、ＭＬＵＴ３０ｂから出力される論理動作用データを、論理用アドレス入力として受け取る。また、ＭＬＵＴ３０ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０ｂの論理用アドレス入力線Ａ０と接続しており、ＭＬＵＴ３０ａが出力する論理動作用データは、ＭＬＵＴ３０ｂで論理用アドレス入力として受け取られる。このようなＭＬＵＴ同士の連結は、ペアを構成するアドレス線とデータ線とを用いるので「ＡＤ対」と呼ばれる。
以下に示す回路構成をＭＬＵＴで実現するための構成データ（真理値表データ）は、図８に示すＭＬＵＴ３０ａ又は３０ｂのものである。

Ａ．論理回路の構成
図９は、論理回路として動作するＭＬＵＴの一例を示す図である。本例では、論理用アドレス入力線Ａ０及びＡ１を２入力ＮＯＲ回路７０１の入力とし、論理用アドレス入力線Ａ２及びＡ３を２入力ＮＡＮＤ回路７０２の入力とする。そして、２入力ＮＯＲ回路７０１の出力と、２入力ＮＡＮＤ回路７０２の出力を、２入力ＮＡＮＤ回路７０３に入力し、２入力ＮＡＮＤ回路７０３の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。

図１０は、図９に示す論理回路の真理値表を示す図である。図９の論理回路は、４入力のため、入力Ａ０〜Ａ３の全ての入力を入力として使用する。一方、出力は、１つのみなので、出力Ｄ０のみを出力として使用する。真理値表の出力Ｄ１〜Ｄ３の欄には「＊」が記載されている。これは、「０」又は「１」のいずれの値でもよいことを示す。しかしながら、実際に再構成のために真理値表データをＭＬＵＴに書き込むときには、これらの欄には、「０」又は「１」のいずれかの値を書き込む必要がある。

Ｂ．接続回路の構成
図１１は、接続回路として動作するＭＬＵＴの一例を示す図である。図１１では、接続回路としてのＭＬＵＴは、論理用アドレス入力線Ａ０の信号を論理動作用データ線Ｄ１に出力し、論理用アドレス入力線Ａ１の信号を論理動作用データ線Ｄ２に出力し、論理用アドレス入力線Ａ２の信号を論理動作用データ線Ｄ３に出力するように動作する。接続回路としてのＭＬＵＴはさらに、論理用アドレス入力線Ａ３の信号を論理動作用データ線Ｄ０に出力するように動作する。

図１２は、図１１に示す接続回路の真理値表を示す図である。図１１に示す接続回路は、４入力４出力である。したがって、入力Ａ０〜Ａ３の全ての入力と、出力Ｄ０〜Ｄ３の全ての出力が使用される。図１２に示す真理値表によって、ＭＬＵＴは、入力Ａ０の信号を出力Ｄ１に出力し、入力Ａ１の信号を出力Ｄ２に出力し、入力Ａ２の信号を出力Ｄ３に出力し、入力Ａ３の信号を出力Ｄ０に出力する接続回路として動作する。

Ｃ．論理回路と接続回路の構成
図１３は、１つのＭＬＵＴが、論理回路及び接続回路として動作する一例を示す図である。図１３に示す例では、論理用アドレス入力線Ａ０及びＡ１を２入力ＮＯＲ回路１７１の入力とし、２入力ＮＯＲ回路１７１の出力と、論理用アドレス入力線Ａ２とを２入力ＮＡＮＤ回路１７２の入力とし、２入力ＮＡＮＤ回路１７２の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。また同時に、論理用アドレス入力線Ａ３の信号を論理動作用データ線Ｄ２に出力する接続回路を構成する。

図１４に、図１３に示す論理回路及び接続回路の真理値表を示す。図１３の論理回路は、入力Ａ０〜Ａ３の３つの入力を使用し、１つの出力Ｄ０を出力として使用する。一方、入力Ａ３の信号を出力Ｄ２に出力する接続回路が構成される。

以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。

１ 再構成可能な半導体装置
１２ デコーダ
１４ 入出力部
２０ 論理部
３０ ＭＬＵＴ
３１ メモリセルユニット
５０ 回路ブロック
５２ Ａ／Ｄ変換回路
５４ Ｄ／Ａ変換回路
５５ オペアンプ
１１０ メモリセルアレイ
１２０ アドレスデコーダ
１４０ 構成データ入出力部

Claims (7)

1. 再構成可能な半導体装置であって、
   再構成可能な論理部と、外部からのアナログ信号をデジタル信号に変換して、前記論理部にデジタル信号を出力するとともに、前記論理部から出力されるデジタル信号をアナログ信号に変換して、外部に出力するアナログ回路とを有する回路ブロックを複数個有し、
   前記回路ブロックは、矩形状であり、一辺から複数のアナログ線で、隣接する２つの回路ブロックと接続するとともに、前記一辺と反対側の他辺から複数のアナログ線で他の隣接する２つの回路ブロックと接続する、半導体装置。
2. 前記アナログ回路は、アナログ信号をデジタル信号に変換して、前記論理部にデジタル信号を出力するＡ／Ｄ変換回路と、前記論理部から出力されるデジタル信号をアナログ信号に変換して出力するＤ／Ａ変換回路と、Ｄ／Ａ変換回路の出力に配置されるオペアンプとを有し、
   前記アナログ線は、フォースラインであり、
   前記回路ブロックは、前記オペアンプの出力にあるフォースラインで他の回路ブロックと接続するとともに、前記フォースラインから出力されたアナログ信号を、前記オペアンプに帰還させるセンスラインで、前記他の回路ブロックに接続し、前記アナログ信号は前記フォースラインから入力される、請求項１に記載の再構成可能な半導体装置。
3. 前記再構成可能な論理部は、構成データを格納するメモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を有する、請求項１又は２に記載の再構成可能な半導体装置。
4. 前記回路ブロックはさらに、一辺から複数のデジタル信号接続線で、隣接する２つの回路ブロックと接続するとともに、前記一辺と反対側の他辺から複数のデジタル信号接続線で他の隣接する２つの回路ブロックと接続する、請求項３に記載の再構成可能な半導体装置。
5. 前記回路ブロックに含まれるアドレスデコーダに入力されるアドレス線と、隣接する回路ブロックに含まれるメモリセルブロックのデータ線とが、それぞれ前記デジタル信号接続線として接続する、請求項４に記載の再構成可能な半導体装置。
6. 前記再構成可能な論理部は、ＦＰＧＡである、請求項１〜４の何れか１項に記載の半導体装置。
7. 前記構成データは、真理値表データであり、
   前記メモリセルユニットは、前記真理値表データにより、配線要素及び／又は論理要素として動作する、請求項３〜５の何れか１項に記載の再構成可能な半導体装置。

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