JP2019047516A - 再構成可能な半導体装置 - Google Patents
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Abstract
Description
再構成可能な論理部と、外部からのアナログ信号をデジタル信号に変換して、前記論理部にデジタル信号を出力するとともに、前記論理部から出力されるデジタル信号をアナログ信号に変換して、外部に出力するアナログ回路とを有する回路ブロックを複数個有し、
前記回路ブロックは、矩形状であり、一辺から複数のアナログ線で、隣接する2つの回路ブロックと接続するとともに、前記一辺と反対側の他辺から複数のアナログ線で他の隣接する2つの回路ブロックと接続する、半導体装置。
前記アナログ線は、フォースラインであり、
前記回路ブロックは、前記オペアンプの出力にあるフォースラインで他の回路ブロックと接続するとともに、前記フォースラインから出力されたアナログ信号を、前記オペアンプに帰還させるセンスラインで、前記他の回路ブロックに接続し、前記アナログ信号は前記フォースラインから入力される、項目1に記載の再構成可能な半導体装置。
前記メモリセルユニットは、前記真理値表データにより、配線要素及び/又は論理要素として動作する、項目3〜5の何れか1項に記載の再構成可能な半導体装置。
本実施形態に係る再構成可能な半導体装置1は、複数の回路ブロック50を備える。回路ブロック50は、再構成可能な論理部20(以下、単に「論理部20」と言う)と、アナログ信号をデジタル信号に変換して、論理部20にデジタル信号を出力するアナログデジタル変換回路(ADC)52と、論理部20から出力されるデジタル信号をアナログ信号に変換して出力するデジタルアナログ変換回路(DAC)54と、D/A変換回路(DAC)52の出力に配置されるオペアンプ(AMP)55とを有する。回路ブロック50は、矩形状であり、一辺から複数のアナログ線で、隣接する2つの回路ブロック50と接続するとともに、前記一辺と反対側の他辺から複数のアナログ線で他の隣接する2つの回路ブロック50と接続する。半導体装置1は、論理部20が、構成データで再構成可能なため、再構成可能なアナログ回路を構成しうる。
図1は、本実施形態に係る回路ブロックの一例を示す図である。回路ブロック50の構成例の回路図が示されている。各回路ブロック50は、アナログ入力信号をデジタル信号に変換するアナログデジタル変換回路(ADC)52と、デジタル信号に基づいて所望の出力値を演算して出力する論理部20、論理部20での演算結果をアナログ信号に変換するデジタルアナログ変換回路(DAC)54と、アナログ変換されたアナログ信号を増幅するオペアンプ(AMP)55を有する。本実施形態に係る回路ブロック50において、DAC54、ADC52、AMP55は、アナログ回路とし、例えば、伝達関数F(s)の数学的モデルを論理部に構成させることで、アナログ回路を構成する。
Vo=−(Rf/Ri)×Vi
図2Bは、回路ブロックの交互配置の一例を示す図である。図2Bに示されるように、本実施形態に係る回路ブロック50は、矩形状であり、一辺から複数のフォースラインで他の回路ブロックと接続するとともに、一辺と反対側の他辺から複数のフォースラインで他の回路ブロックと接続する。なお、図1で説明したデジタル信号接続線21と、フォースラインFとは、図2Bにおいては、回路ブロック50Bに示すように、矢印の無い線がデジタル信号接続線21であり、矢印がフォースラインFを示している。
図3は、複数の回路ブロックにより実装される論理コーンの一例である。論理コーンとは、アナログ回路の一つの出力に影響を与える全てのアナログ入力によって定義される回路ブロック群を言う。入力端子列1010にあるアナログ信号が入ると、影響範囲が下段の回路ブロックに広がり、出力端子列1020にあるアナログ出力が確定する。このようにして、論理コーン1000が形成される。
式1: 回路ブロック論理段数 = m/(n値/2)
なお、ここでmは、信号パス距離であり、論理コーンにする入力データ線を示す。
図1に示す例では、n値は「8」であるが、隣接する回路ブロックは、一方向に2つあるので、(n値/2)は「4」となる。C言語の論理演算が、8ビットで演算されており、論理コーンの入力データ線(m)が8本であった場合、回路ブロック論理段数は、8/4=2となる。つまり、8ビット演算を回路ブロックで行う場合、2つの回路ブロックが必要になる。
図4は、本実施形態に係る論理部を示すブロック図である。以下、論理部の説明として、出願人が開発中のMRLD(登録商標)をもとに説明するが、論理部20は、半導体素子から構成される集積回路の例示であり、FPGAであってもよい。
MLUT30は、メモリセルユニットで構成される。メモリの記憶素子には、真理値表とみなされるデータがそれぞれ記憶されることで、MLUT30は、論理要素、又は、接続要素、又は、論理要素及び接続要素として動作する論理動作を行う。
以下、構成データを、例を用いて説明する。図8は、MLUTの一例を示す図である。図8に示すMLUT30a、30bは、4つの論理用アドレス入力線A0〜A3と、4つの論理動作用データ線D0〜D3に接続される。MLUT30aの論理用アドレス入力線A2は、隣接するMLUT30bの論理動作用データ線D0と接続しており、MLUT30aは、MLUT30bから出力される論理動作用データを、論理用アドレス入力として受け取る。また、MLUT30aの論理動作用データ線D2は、MLUT30bの論理用アドレス入力線A0と接続しており、MLUT30aが出力する論理動作用データは、MLUT30bで論理用アドレス入力として受け取られる。このようなMLUT同士の連結は、ペアを構成するアドレス線とデータ線とを用いるので「AD対」と呼ばれる。
以下に示す回路構成をMLUTで実現するための構成データ(真理値表データ)は、図8に示すMLUT30a又は30bのものである。
図9は、論理回路として動作するMLUTの一例を示す図である。本例では、論理用アドレス入力LA線A0及びA1を2入力NOR回路701の入力とし、論理用アドレス入力LA線A2及びA3を2入力NAND回路702の入力とする。そして、2入力NOR回路701の出力と、2入力NAND回路702の出力を、2入力NAND回路703に入力し、2入力NAND回路703の出力を論理動作用データ線D0に出力する論理回路を構成する。
図11は、接続回路として動作するMLUTの一例を示す図である。図11では、接続回路としてのMLUTは、論理用アドレス入力LA線A0の信号を論理動作用データ線D1に出力し、論理用アドレス入力LA線A1の信号を論理動作用データ線D2に出力し、論理用アドレス入力LA線A2の信号を論理動作用データ線D3に出力するように動作する。接続回路としてのMLUTはさらに、論理用アドレス入力LA線A3の信号を論理動作用データ線D0に出力するように動作する。
図13は、1つのMLUTが、論理回路及び接続回路として動作する一例を示す図である。図13に示す例では、論理用アドレス入力LA線A0及びA1を2入力NOR回路171の入力とし、2入力NOR回路171の出力と、論理用アドレス入力LA線A2とを2入力NAND回路172の入力とし、2入力NAND回路172の出力を論理動作用データ線D0に出力する論理回路を構成する。また同時に、論理用アドレス入力LA線A3の信号を論理動作用データ線D2に出力する接続回路を構成する。
12 デコーダ
14 入出力部
20 論理部
30 MLUT
31 メモリセルユニット
50 回路ブロック
52 A/D変換回路
54 D/A変換回路
55 オペアンプ
110 メモリセルアレイ
120 アドレスデコーダ
140 構成データ入出力部
Claims (7)
- 再構成可能な半導体装置であって、
再構成可能な論理部と、外部からのアナログ信号をデジタル信号に変換して、前記論理部にデジタル信号を出力するとともに、前記論理部から出力されるデジタル信号をアナログ信号に変換して、外部に出力するアナログ回路とを有する回路ブロックを複数個有し、
前記回路ブロックは、矩形状であり、一辺から複数のアナログ線で、隣接する2つの回路ブロックと接続するとともに、前記一辺と反対側の他辺から複数のアナログ線で他の隣接する2つの回路ブロックと接続する、半導体装置。 - 前記アナログ回路は、アナログ信号をデジタル信号に変換して、前記論理部にデジタル信号を出力するA/D変換回路と、前記論理部から出力されるデジタル信号をアナログ信号に変換して出力するD/A変換回路と、D/A変換回路の出力に配置されるオペアンプとを有し、
前記アナログ線は、フォースラインであり、
前記回路ブロックは、前記オペアンプの出力にあるフォースラインで他の回路ブロックと接続するとともに、前記フォースラインから出力されたアナログ信号を、前記オペアンプに帰還させるセンスラインで、前記他の回路ブロックに接続し、前記アナログ信号は前記フォースラインから入力される、請求項1に記載の再構成可能な半導体装置。 - 前記再構成可能な論理部は、構成データを格納するメモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を有する、請求項1又は2に記載の再構成可能な半導体装置。
- 前記回路ブロックはさらに、一辺から複数のデジタル信号接続線で、隣接する2つの回路ブロックと接続するとともに、前記一辺と反対側の他辺から複数のデジタル信号接続線で他の隣接する2つの回路ブロックと接続する、請求項3に記載の再構成可能な半導体装置。
- 前記回路ブロックに含まれるアドレスデコーダに入力されるアドレス線と、隣接する回路ブロックに含まれるメモリセルブロックのデータ線とが、それぞれ前記デジタル信号接続線として接続する、請求項4に記載の再構成可能な半導体装置。
- 前記再構成可能な論理部は、FPGAである、請求項1〜4の何れか1項に記載の半導体装置。
- 前記構成データは、真理値表データであり、
前記メモリセルユニットは、前記真理値表データにより、配線要素及び/又は論理要素として動作する、請求項3〜5の何れか1項に記載の再構成可能な半導体装置。
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JP2018216072A JP2019047516A (ja) | 2018-11-18 | 2018-11-18 | 再構成可能な半導体装置 |
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JP2015090915A Division JP6653126B2 (ja) | 2015-04-28 | 2015-04-28 | 再構成可能な半導体装置 |
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JP2019047516A true JP2019047516A (ja) | 2019-03-22 |
Family
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2021117112A1 (ja) * | 2019-12-09 | 2021-06-17 | 太陽誘電株式会社 | 演算装置および演算システム |
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2018
- 2018-11-18 JP JP2018216072A patent/JP2019047516A/ja active Pending
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