JP2005276854A - 処理装置 - Google Patents

Abstract

【課題】 機能の変更が可能なリコンフィギュラブル回路を有する処理装置を提供する。
【解決手段】 本発明の処理装置１０は、リコンフィギュラブル回路１２の最終段以外の途中段からデータを出力可能な出力経路５１ａ、５１ｂを備える。出力経路５１ａ、５１ｂは、途中段のＡＬＵの演算結果を内部状態保持回路２０のＤＦＦに供給する。出力経路５１は、途中段から出力可能なＡＬＵの個数を制限してもよく、これにより回路規模を減縮することも可能である。
【選択図】図５

Description

この発明は、機能の変更が可能なリコンフィギュラブル回路に関し、特にリコンフィギュラブル回路に含まれる論理回路からデータを出力する技術に関する。

近年、アプリケーションに応じてハードウェアの動作を変更可能なリコンフィギュラブルプロセッサの開発が進められている。リコンフィギュラブルプロセッサを実現するためのアーキテクチャとしては、ＤＳＰ(Digital Signal Processor)や、ＦＰＧＡ(Field Programmable Gate Array)を用いる方法が存在する。

ＦＰＧＡ（Field Programmable Gate Array）はＬＳＩ製造後に回路データを書き込んで比較的自由に回路構成を設計することが可能であり、専用ハードウエアの設計に利用されている。ＦＰＧＡは、論理回路の真理値表を格納するためのルックアップテーブル（ＬＵＴ）と出力用のフリップフロップからなる基本セルと、その基本セル間を結ぶプログラマブルな配線リソースとを含む。ＦＰＧＡでは、ＬＵＴに格納するデータと配線データを書き込むことで目的とする論理演算を実現できる。しかし、ＦＰＧＡでＬＳＩを設計した場合、ＡＳＩＣ（Application Specific IC）による設計と比べると、実装面積が非常に大きくなり、コスト高になる。そこで、ＦＰＧＡを動的に再構成することで、回路構成の再利用を図る方法が提案されている（例えば、特許文献１参照。）。
特開平１０−２５６３８３号公報

例えば衛星放送では、季節などにより、放送モードを切り替えて画質の調整などを行うこともある。受信機では、放送モードごとに複数の回路を予めハードウェア上に作り込んでおき、放送モードに合わせて選択器で回路を切り替えて受信している。したがって、受信機の他の放送モード用の回路はその間、遊んでいることになる。モード切り替えのように、複数の専用回路を切り替えて使用し、その切り替え間隔が比較的長い場合、複数の専用回路を作り込む代わりに、切り替え時にＬＳＩを瞬時に再構成することにすれば、回路構造をシンプルにして汎用性を高め、同時に実装コストを抑えることができる。このようなニーズに応えるべく、動的に再構成可能なＬＳＩに製造業界の関心が集まっている。特に、携帯電話やＰＤＡ（Personal Data Assistance）などのモバイル端末に搭載されるＬＳＩは小型化が必須であり、ＬＳＩを動的に再構成し、用途に合わせて適宜機能を切り替えることができれば、ＬＳＩの実装面積を抑えることができる。

ＦＰＧＡは回路構成の設計自由度が高く、汎用的である反面、全ての基本セル間の接続を可能とするため、多数のスイッチとスイッチのＯＮ／ＯＦＦを制御するための制御回路を含む必要があり、必然的に制御回路の実装面積が大きくなる。また、基本セル間の接続に複雑な配線パターンをとるため、配線が長くなる傾向があり、さらに１本の配線に多くのスイッチが接続される構造のため、遅延が大きくなる。そのため、ＦＰＧＡによるＬＳＩは、試作や実験のために利用されるにとどまることが多く、実装効率、性能、コストなどを考えると、量産には適していない。さらに、ＦＰＧＡでは、多数のＬＵＴ方式の基本セルに構成情報を送る必要があるため、回路のコンフィグレーションにはかなりの時間がかかる。そのため、瞬時に回路構成の切り替えが必要な用途にはＦＰＧＡは適していない。

それらの課題を解決するため、近年、ＡＬＵ(Arithmetic Logic Unit)と呼ばれる基本演算機能を複数持つ多機能素子を多段に並べたＡＬＵアレイの検討が行われるようになった。ＡＬＵアレイでは、処理が上段から下段の一方向に流れるので、水平方向のＡＬＵを結ぶ配線は基本的には不要である。そのため、ＦＰＧＡと比較して回路規模を小さくすることが可能となる。

ＡＬＵアレイでは、ＡＬＵの出力をＡＬＵの入力にフィードバックすることにより回路のコンフィギュレーションを実行する。このとき、ＡＬＵからデータを効率的にＡＬＵにフィードバックすることで、演算処理の高速化を図ることが好ましい。

本発明はこうした状況に鑑みてなされたもので、その目的は、ＡＬＵアレイなどから構成される処理装置の処理能力を向上することのできる技術を提供することにある。

上記課題を解決するために、本発明のある態様は、それぞれが複数の演算機能を選択的に実行可能な論理回路の多段配列と、前段の論理回路の出力と後段の論理回路の入力の接続関係を設定可能な接続部とを備えたリコンフィギュラブル回路と、リコンフィギュラブル回路の出力データを最終段以外の途中段の論理回路から出力可能な出力経路とを備えた処理装置を提供する。この態様の処理装置によると、リコンフィギュラブル回路の最終段以外の途中段の出力データを最終段を通さずに出力可能とすることによって、リコンフィギュラブル回路における回路再構成速度を上げることが可能となる。
論理回路は、複数種類の多ビット演算を選択的に実行可能な算術論理回路であってよい。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を方法、装置、システム、コンピュータプログラムとして表現したものもまた、本発明の態様として有効である。

本発明によれば、回路規模を抑えながら、リコンフィギュラブル回路の処理能力を向上する技術を提供することができる。

図１は、実施の形態に係る処理装置１０の構成図である。処理装置１０は、回路構成を再構成可能とする機能を有する集積回路装置２６を備える。集積回路装置２６は１チップとして構成され、リコンフィギュラブル回路１２、設定部１４、制御部１８、内部状態保持回路２０、出力回路２２、第１フィードバック経路２４、遅延保持回路２７、第２フィードバック経路２９および出力経路５１を備える。リコンフィギュラブル回路１２は設定を変更することにより、機能の変更を可能とする。リコンフィギュラブル回路１２は組合せ回路または順序回路等の論理回路として構成される。第１フィードバック経路２４および第２フィードバック経路２９は、フィードバックパスとして機能し、リコンフィギュラブル回路１２の出力を、リコンフィギュラブル回路１２の入力に接続する。

リコンフィギュラブル回路１２は、それぞれが複数の演算機能を選択的に実行可能な論理回路の多段配列と、前段の論理回路の出力と後段の論理回路の入力の接続関係を設定可能な接続部とを備える。構造的には、複数の論理回路列の間に、論理回路列間の接続用結線を設定する接続部が設けられる。リコンフィギュラブル回路１２は、複数段に配列された各論理回路の機能、および論理回路間の接続を任意に設定することで、機能の変更を可能とする。

設定部１４は、リコンフィギュラブル回路１２に所期の回路を構成するための設定データ４０を供給する。設定部１４は、プログラムカウンタのカウント値に基づいて記憶したデータを出力するコマンドメモリとして構成されてもよい。この場合、制御部１８がプログラムカウンタの出力を制御する。この場合、設定データ４０はコマンドメモリから出力されるコマンドデータであってよい。

内部状態保持回路２０は、例えばデータフリップフロップ（ＤＦＦ）などの順序回路として構成され、リコンフィギュラブル回路１２の出力を受け付ける。内部状態保持回路２０は第１フィードバック経路２４に接続されており、リコンフィギュラブル回路１２の出力を直接リコンフィギュラブル回路１２の入力にフィードバックさせる。また内部状態保持回路２０は、リコンフィギュラブル回路１２の出力を遅延保持回路２７に供給する。内部状態保持回路２０は選択器を有し、選択器は、制御部からの選択指示をもとに、第１フィードバック経路２４に送り出すデータ、および遅延保持回路２７に供給するデータを選択する。なお、選択器は、同一のデータを第１フィードバック経路２４および遅延保持回路２７の双方に送り出してもよい。

遅延保持回路２７はメモリであって、リコンフィギュラブル回路１２から出力される出力データを格納するための複数のＲＡＭにより構成される。遅延保持回路２７は、リコンフィギュラブル回路１２の出力データを任意の時間遅延させる機能をもつ。この例では、遅延保持回路２７が、内部状態保持回路２０から出力されるデータを格納しているが、リコンフィギュラブル回路１２から直接出力されるデータを格納してもよい。遅延保持回路２７は、制御部１８からのＷ／Ｒイネーブル信号およびアドレス信号に基づいて、データの書込／読出を行う。遅延保持回路２７は第２フィードバック経路２９に接続されており、制御部１８からの読出指示に基づいて、所期のタイミングでデータをリコンフィギュラブル回路１２の入力にフィードバックさせる。なお、設定部１４がコマンドメモリとして構成されている場合、コマンドメモリから供給されるコマンドデータで、遅延保持回路２７のデータの書込／読出を行ってもよい。

出力回路２２は、例えばデータフリップフロップ（ＤＦＦ）などの順序回路として構成され、リコンフィギュラブル回路１２から出力されるデータを外部に出力する。この例では、出力回路２２が、遅延保持回路２７から出力されるデータを受け付けているが、リコンフィギュラブル回路１２から直接出力されるデータを受け付けてもよく、また内部状態保持回路２０から出力されるデータを受け付けてもよい。

処理装置１０においては、リコンフィギュラブル回路１２の出力をリコンフィギュラブル回路１２の入力にフィードバックする経路が、第１フィードバック経路２４および第２フィードバック経路２９の２系統存在する。第１フィードバック経路２４は、遅延保持回路２７を介さないために、リコンフィギュラブル回路１２の出力データを高速にフィードバック処理することが可能である。一方、第２フィードバック経路２９は、制御部１８からの指示により所期のタイミングでデータ信号をリコンフィギュラブル回路１２に供給することができる。このように、第１フィードバック経路２４または第２フィードバック経路２９は、リコンフィギュラブル回路１２上に再構成する回路に応じて適宜使い分けられる。

リコンフィギュラブル回路１２は、機能の変更が可能な論理回路を有して構成される。複数の論理回路は、マトリックス状に配置された構造をとってもよい。各論理回路の機能と、論理回路間の接続関係は、設定部１４により供給される設定データ４０に基づいて設定される。設定データ４０は、以下の手順で生成される。

集積回路装置２６により実現されるべきプログラム３６が、記憶部３４に保持されている。プログラム３６は、回路における処理の動作を記述した動作記述を示し、信号処理回路または信号処理アルゴリズムなどをＣ言語などの高級言語で記述したものである。コンパイル部３０は、記憶部３４に格納されたプログラム３６をコンパイルし、データフローグラフ（ＤＦＧ）３８に変換して記憶部３４に格納する。データフローグラフ３８は、回路における演算間の実行順序の依存関係を表現し、入力変数および定数の演算の流れをグラフ構造で示したものである。一般に、データフローグラフ３８は、上から下に向かって演算が進むように作成される。

設定データ生成部３２は、データフローグラフ３８から設定データ４０を生成する。設定データ４０は、データフローグラフ３８をリコンフィギュラブル回路１２にマッピングするためのデータであり、リコンフィギュラブル回路１２における論理回路の機能や論理回路間の接続関係を定める。設定データ生成部３２が、１つの生成すべき回路を分割してできる複数の回路の設定データ４０を生成してもよい。

図２は、１つの生成すべきターゲット回路４２を分割してできる複数の回路の設定データ４０について説明するための図である。１つのターゲット回路４２を分割して生成される回路を、「分割回路」と呼ぶ。この例では、１つのターゲット回路４２が、４つの分割回路、すなわち分割回路Ａ、分割回路Ｂ、分割回路Ｃ、分割回路Ｄに分割されている。ターゲット回路４２は、データフローグラフ３８における演算の流れにしたがって分割される。データフローグラフ３８において、上から下に向かう方向に演算の流れが表現される場合、そのデータフローグラフ３８を上から所定の間隔で切り取り、その切り取った部分を分割回路として設定する。流れにしたがって切り取る間隔は、リコンフィギュラブル回路１２における論理回路の段数以下に定められる。ターゲット回路４２は、データフローグラフ３８の横方向で分割されてもよい。横方向に分割する幅は、リコンフィギュラブル回路１２における論理回路の１段当たりの個数以下に定められる。

特に、生成すべきターゲット回路４２がリコンフィギュラブル回路１２よりも大きい場合に、設定データ生成部３２は、リコンフィギュラブル回路１２にマッピングできる大きさになるように、ターゲット回路４２を分割することが好ましい。リコンフィギュラブル回路１２へのマッピングは、一度に、例えば１回のクロックで実行することができる。したがって、この場合、４つの分割回路は、４クロックで生成することができる。設定データ生成部３２は、リコンフィギュラブル回路１２における論理回路の配列構造とデータフローグラフ３８によって、ターゲット回路４２の分割方法を定める。リコンフィギュラブル回路１２の配列構造は、制御部１８から設定データ生成部３２に伝えられてもよく、また予め記憶部３４に記録されていてもよい。また、制御部１８が、ターゲット回路４２の分割方法を設定データ生成部３２に指示してもよい。

以上の手順を実行することにより、記憶部３４は、リコンフィギュラブル回路１２を所期の回路として構成するための複数の設定データ４０を記憶する。複数の設定データ４０は、分割回路Ａを構成するための設定データ４０ａ、分割回路Ｂを構成するための設定データ４０ｂ、分割回路Ｃを構成するための設定データ４０ｃ、および分割回路Ｄを構成するための設定データ４０ｄである。既述のごとく、複数の設定データ４０は、１つのターゲット回路４２を分割した複数の分割回路をそれぞれ表現したものである。各設定データ４０を供給することにより、リコンフィギュラブル回路１２上に分割回路を１クロックで構成することができる。このように、リコンフィギュラブル回路１２の回路規模に応じて、生成すべきターゲット回路４２の設定データ４０を生成することにより、汎用性の高い処理装置１０を実現することが可能となる。別の視点からみると、実施の形態の処理装置１０によれば、回路規模の小さいリコンフィギュラブル回路１２を用いて、所望の回路を再構成することが可能となる。

図３は、リコンフィギュラブル回路１２の一般的な構成を示す。リコンフィギュラブル回路１２は、それぞれが複数の演算機能を選択的に実行可能な論理回路の多段配列と、前段の論理回路の出力と後段の論理回路の入力の接続関係を任意に設定可能な接続部５２とを備える。リコンフィギュラブル回路１２では、論理回路の多段配列構造により、上段から下段に向かって演算が進められる。なお、本明細書および特許請求の範囲において「多段」とは、複数の段を意味する。

リコンフィギュラブル回路１２は、論理回路としてＡＬＵ(Arithmetic Logic Unit)を有している。ＡＬＵは、複数種類の多ビット演算を選択的に実行可能な算術論理回路であって、論理和、論理積、ビットシフトなどの複数種類の多ビット演算を設定により選択的に実行できる。各ＡＬＵは、複数の演算機能を設定するためのセレクタを有して構成されている。図示の例では、ＡＬＵが、２つの入力端子と１つの出力端子を有して構成される。

リコンフィギュラブル回路１２は、縦方向にＸ個、横方向にＹ個のＡＬＵが配置されたＸ段Ｙ列のＡＬＵアレイとして構成される。ここでは、縦方向に３個、横方向に６個のＡＬＵが配置された３段６列のＡＬＵアレイを示している。リコンフィギュラブル回路１２は、接続部５２およびＡＬＵ列５３を備える。ＡＬＵ列５３は複数段に設けられ、接続部５２は前後段のＡＬＵ列５３の間に設けられて、前段のＡＬＵの出力と後段のＡＬＵの入力の接続関係を設定する。

図３に示す例では、第１段のＡＬＵ列５３ａと第２段のＡＬＵ列５３ｂの間に、第２段を構成する接続部５２ｂが設けられ、第２段のＡＬＵ列５３ｂと第３段のＡＬＵ列５３ｃの間に、第３段を構成する接続部５２ｃが設けられる。なお、第１段を構成する接続部５２ａは、第１段のＡＬＵ列５３ａの上側に設けられる。

第１段のＡＬＵ１１、ＡＬＵ１２、・・・、ＡＬＵ１６には、入力変数や定数が入力され、設定された所定の演算がなされる。演算結果の出力は、第２段の接続部５２ｂに設定された接続にしたがって、第２段のＡＬＵ２１、ＡＬＵ２２、・・・、ＡＬＵ２６に入力される。第２段の接続部５２ｂにおいては、第１段のＡＬＵ列５３ａの出力と第２段のＡＬＵ列５３ｂの入力の間で任意の接続関係、あるいは予め定められた接続関係の組合せの中から選択された接続関係を実現できるように接続用結線が構成されており、設定により所期の結線が有効となる。第２段のＡＬＵ２１、ＡＬＵ２２、・・・、ＡＬＵ２６には、ＡＬＵ列５３ａの出力が入力され、設定された所定の演算がなされる。演算結果の出力は、第３段の接続部５２ｃの接続用結線において設定された接続にしたがって、第３段のＡＬＵ３１、ＡＬＵ３２、・・・、ＡＬＵ３６に入力される。

最終段となる第３段のＡＬＵ列５３ｃからの出力データは、内部状態保持回路２０に出力される。内部状態保持回路２０および／または遅延保持回路２７は、第１フィードバック経路２４および／または第２フィードバック経路２９を介して、出力データを接続部５２ａに入力する。接続部５２ａは、接続用結線を設定し、第１段のＡＬＵ１１、ＡＬＵ１２、・・・、ＡＬＵ１６にデータを供給する。

本実施の形態では、リコンフィギュラブル回路１２の出力データを、出力経路５１（図１参照）を介して、最終段以外の途中段の論理回路からも出力可能とする。最終段だけでなく、第１段および第２段のＡＬＵからも演算結果を出力可能とすることで、データフローグラフの数を少なくすることができ、リコンフィギュラブル回路１２における回路の再構成速度を上げることができる。

図４は、本発明の実施の形態に係るリコンフィギュラブル回路１２の構成を示す。リコンフィギュラブル回路１２は、リコンフィギュラブル回路１２の出力データを最終段以外の途中段の論理回路から出力可能な出力経路５１ａ、５１ｂを備える。以下、第１段および第２段、すなわち途中段からの出力を、「途中出力」と呼ぶこともある。３段６列のＡＬＵアレイでは、第１段のＡＬＵ列５３ａおよび第２段のＡＬＵ列５３ｂから出力される。

この例では、出力経路５１ａ、５１ｂのそれぞれが６本の出力線を有し、各出力線が、各段に含まれるＡＬＵからの演算結果を出力する。これにより、ＡＬＵアレイの全てのＡＬＵの演算結果を、最終段のＡＬＵ列５３ｃを介さずに、ダイレクトにＡＬＵアレイから取り出すことが可能となる。例えば、ある途中段のＡＬＵの演算結果を次回以降に構成する回路に入力し、一方でその演算結果を現在構成している回路の後段のＡＬＵに入力するＤＦＧを想定する。途中段からの出力ができない場合は、リコンフィギュラブル回路１２上に、その演算結果をそのまま最終段まで運ぶ接続経路と、演算結果を所期のＡＬＵにおいて処理する接続経路の２経路を構成する必要がある。しかしながらＤＦＧによっては、２経路を構成することができないこともあり、その場合は、演算結果を最終段まで運び、次回に構成する回路で演算結果を処理することとなるため、結果としてＤＦＧの個数が増えてしまう。

本実施の形態では、途中段からの出力経路５１を形成することで、全てのＡＬＵから出力を適宜取り出すことが可能となるため、途中段からの出力ができない場合と比較すると、使用するＤＦＧの個数を減らすことができる。また、コンパイラにおける処理が容易になり、コンパイル時間の短縮も可能となる。構成する回路数が減るため、消費電力も低減できる。また、高速処理も可能となる。特に、処理装置１０がバッテリで駆動される場合には、バッテリ寿命を延ばす意味でも、構成する回路数を減らすことは有効である。なお、図示の例では出力経路５１がＡＬＵの出力線に接続しているが、出力経路５１は接続部５２の内部に形成されてもよい。

図５は、実施の形態におけるリコンフィギュラブル回路１２およびその周辺回路を示す。この処理装置１０において、リコンフィギュラブル回路１２の途中段のＡＬＵからは、図４に示す出力経路５１が形成されている。これに対応して、内部状態保持回路２０は、第３段のＡＬＵ列５３ｃの出力だけでなく、出力経路５１ａ、５１ｂから供給される第１段、第２段のＡＬＵ列５３ａ、５３ｂの出力を受け取る複数のＤＦＦを備える。したがって、図４に示す出力経路５１ａ、５１ｂを設ける場合は、内部状態保持回路２０が、全てのＡＬＵの演算結果を受け取る１８個のＤＦＦを有して構成されることになる。同様に、遅延保持回路２７も、対応するＤＦＦからＡＬＵの演算結果を受け取る１８個のＲＡＭを有して構成される。

内部状態保持回路２０および遅延保持回路２７の出力は、それぞれ第１フィードバック経路２４および第２フィードバック経路２９を介して、次回以降に構成されるリコンフィギュラブル回路１２上の回路にフィードバックされる。なお、この場合に、フィードバック先は、第１段のＡＬＵ列５３ａだけでなく、第２段のＡＬＵ列５３ｂ、第３段のＡＬＵ列５３ｃを含んでもよい。

図６は、ＤＦＧの１例を示す。このＤＦＧは３段で構成されるため、３段６列のリコンフィギュラブル回路１２を使用した場合には、１クロックで処理できることが好ましい。リコンフィギュラブル回路１２は、図４および図５に示したものを想定する。図中、“＋”は加算を示し、“−”は減算を示し、“ＡＮＤ”は乗算を示し、“＞＞”はビットの右シフトを示し、“〜”はビット反転を示す。

第１段のＡＬＵ列には、外部入力またはリコンフィギュラブル回路１２のフィードバック出力が供給される。この例では、定数データである“０”、“１”が入力され、また変数データである“入力Ｘ”、“入力Ｙ”が入力されている。図６に示すＤＦＧでは、第１段において１番左の減算、左から３番目の減算の演算結果が出力される必要がある。また、第２段において、１番左の乗算、左から２番目のビットシフト、左から３番目の減算の演算結果が出力される必要がある。それぞれの演算結果は、出力回路２２から出力される。なお、図６では、内部状態保持回路２０および遅延保持回路２７の図示を省略している。

図７は、途中段からの途中出力を行うことのできないリコンフィギュラブル回路１２に対して生成されるＤＦＧである。図７に示すＤＦＧは、図６に示すＤＦＧをリコンフィギュラブル回路１２の構造に合わせて加工したものである。この加工は、設定データ生成部３２により行われる。具体的には、コンパイル部３０がプログラムをコンパイルすることで生成した図６に示すＤＦＧを、設定データ生成部３２が、リコンフィギュラブル回路１２の構造に応じて加工することで、図７に示すように２つのＤＦＧを生成することになる。図中、“ｎｏｐ”は、演算処理を行わないスルー用のノードを示す。図７において、左側に示すＤＦＧは、１回目のマッピング用、右側に示すＤＦＧは、２回目のマッピング用のＤＦＧを示している。

途中出力が行えないリコンフィギュラブル回路１２の使用時、例えば、途中段のＡＬＵにおける演算結果を出力する必要があり且つその演算結果が次段以降のＡＬＵにおける演算に必要な場合には、ＡＬＵの演算結果は最終段のＡＬＵ列からしか出力できないため、途中段のＡＬＵの演算結果を、一度、最終段のＡＬＵ列から出力しなければならない。この処理は、ｎｏｐノードを用いて行われる。そのような演算結果は内部状態保持回路２０から遅延保持回路２７に供給されるとともに、第１フィードバック経路２４を通じて２回目にマッピングされた回路に供給される。図示の例では、１回目マッピング用ＤＦＧにおいて内部状態保持回路２０から出力されるデータＤ１、Ｄ２、Ｄ３が、遅延保持回路２７に供給されるとともに、第１フィードバック経路２４を介してリコンフィギュラブル回路１２にフィードバックされる。なお、ＤＦＧが１回の処理で終了しないため、データＤ４は、２回目マッピング用ＤＦＧにて必要となり、第１フィードバック経路２４からフィードバックされる。

一方、図５に示すように途中出力を行うことのできる出力経路５１を備えた処理装置１０では、図６に示すＤＦＧを１回のマッピングにてリコンフィギュラブル回路１２に割り当てることが可能である。すなわち、図６に示すＤＦＧを、そのままリコンフィギュラブル回路１２にマッピングすることができる。

途中出力を備えない処理装置は図７に示すＤＦＧを２クロックで処理する一方、途中出力を備えた処理装置１０は、図６に示すＤＦＧを１クロックで処理でき、したがって、処理時間を半分に削減することが可能となる。途中出力を可能とすることで、ＤＦＧの個数を減らすことができ、設定データ生成部３２の処理負荷を軽減することが可能となる。また、ＤＦＧの個数を減らすことで、リコンフィギュラブル回路１２に構成する回路の個数を減らすことができ、処理時間を短縮できるとともに、消費電力を低減することもできる。また、コンパイラにおける処理が容易になり、コンパイル時間の短縮も可能となる。

図８は、ＤＦＧの別の例を示す。このＤＦＧは３段で構成されるため、３段６列のリコンフィギュラブル回路１２を使用した場合には、１クロックで処理できることが好ましい。図８に示すＤＦＧでは、第１段において１番左の減算、左から２番目の加算、左から３番目の減算の演算結果が出力される必要がある。第１段において、３つのＡＬＵの演算結果を出力する必要があり、また４つのＡＬＵの演算結果を第２段のＡＬＵの演算に使用するため、第１段における演算結果は、結果として７つの出力線から次段以降に出力される必要がある。したがって、途中出力を行う出力経路５１を備えない処理装置では、１回のマッピングで図８に示すＤＦＧを処理することができない。

図９は、途中段からの途中出力を行うことのできないリコンフィギュラブル回路１２に対して生成されるＤＦＧである。図９に示すＤＦＧは、図８に示すＤＦＧをリコンフィギュラブル回路１２の構造に合わせて加工したものである。この加工は、設定データ生成部３２により行われる。図９において、左側に示すＤＦＧは、１回目のマッピング用、右側に示すＤＦＧは、２回目のマッピング用のＤＦＧを示している。１回目のＤＦＧでは、第１段にて演算結果が確定したデータを出力し、２回目のＤＦＧでは、データＤ１、Ｄ２、Ｄ３、Ｄ４をフィードバックして、未処理の演算を実行することになる。したがって、途中出力を行わない処理装置では２つのＤＦＧが必要となり、２クロックの回路再構成時間が必要となる。

一方、図５に示すように途中出力を行うことのできる出力経路５１を備えた処理装置１０では、図８に示すＤＦＧを１回のマッピングにてリコンフィギュラブル回路１２に割り当てることが可能である。すなわち、図８に示すＤＦＧを、１クロックで処理することが可能である。

このように、途中出力を可能とすることでＤＦＧの個数を減らすことができ、設定データ生成部３２の処理負荷を軽減することが可能となる。また、ＤＦＧの個数を減らすことで、リコンフィギュラブル回路１２に構成する回路の個数を減らすことができるため、処理時間を短縮できるとともに、消費電力を低減することもできる。また、コンパイラにおける処理が容易になり、コンパイル時間の短縮も可能となる。

図１０は、内部状態保持回路２０および遅延保持回路２７の構成の別の例を示す。この例では、第１段のＡＬＵ列からの出力経路５１ａが設けられ、第２段のＡＬＵ列からの出力経路は設けられない。すなわち、出力経路５１ａは、途中段のうち一部の段、ここでは第１段のみに設けられる。さらにいえば、出力経路５１ａは、途中段の上位段にのみ設けられ、下位の途中段には設けられない。出力経路５１ａは、第１段の各ＡＬＵの演算結果を出力する６本の出力線を有して構成される。内部状態保持回路２０が第１段のＡＬＵ列からの途中出力を受け付ける６個のＤＦＦと、第３段のＡＬＵ列からの最終出力を受け付ける６個のＤＦＦを備えて構成される。また、遅延保持回路２７も同様に、第１段のＡＬＵ列からの途中出力を格納する６個のＲＡＭと、第３段のＡＬＵ列からの最終出力を格納する６個のＲＡＭを備えて構成される。ＤＦＦとＲＡＭは一対一に対応付けられる。

ＤＦＧの構造として、上段のＡＬＵの演算結果を下段のＡＬＵに引き渡すため、ＤＦＧは、上段から下段に向かう方向に収束する、いわゆる逆三角形の形をとるものが多い。このＤＦＧの構造を利用して、図１０に示す例では、途中段からの途中出力を、第１段のＡＬＵ列に制限し、第２段のＡＬＵ列からの出力経路を設けないこととしている。これにより、図５に示す処理装置１０と比較すると、内部状態保持回路２０におけるＤＦＦの個数を１８個から１２個に削減でき、また遅延保持回路２７におけるＲＡＭの個数を１８個から１２個に削減でき、処理装置１０の回路規模を削減することができる。なお、図８に示したＤＦＧは、図１０に示す処理装置１０に１回でマッピングすることができ、したがって全体の処理時間も１クロックですむ。

図１１は、内部状態保持回路２０および遅延保持回路２７の構成の別の例を示す。この例では、第１段のＡＬＵ列からの出力経路５１ａが設けられ、出力経路５１ａが第１段のＡＬＵの演算結果を出力する３本の出力線を有して構成される。すなわち、出力経路５１ａは、第１段のＡＬＵ列に含まれるＡＬＵの数よりも少ない数のデータを出力するように構成されている。なお、図１０と同様に、第２段のＡＬＵ列からの出力経路は設けられていない。内部状態保持回路２０が第１段のＡＬＵ列からの途中出力を受け付ける３個のＤＦＦと、第３段のＡＬＵ列からの最終出力を受け付ける６個のＤＦＦを備えて構成される。また、遅延保持回路２７も同様に、第１段のＡＬＵ列からの途中出力を格納する３個のＲＡＭと、第３段のＡＬＵ列からの最終出力を格納する６個のＲＡＭを備えて構成される。ＤＦＦとＲＡＭは一対一に対応付けられる。

図１０に示す処理装置１０と比較すると、内部状態保持回路２０におけるＤＦＦの個数を１２個から９個に削減でき、また遅延保持回路２７におけるＲＡＭの個数を１２個から９個に削減でき、処理装置１０の回路規模をさらに削減することができる。出力経路５１ａにおける３本の出力線は、第１段のＡＬＵ列における所定の３つのＡＬＵから引き出されるように構成されてもよい。この場合、途中出力が必要な演算結果が出力線に接続された所定のＡＬＵから出力されるように、ＤＦＧを作成する必要がある。なお、処理装置１０の汎用性を高めるためには、複数のＡＬＵからの出力を選択して出力線に供給する選択器を設け、任意の３つのＡＬＵの演算結果を出力線から出力できるように構成してもよい。なお、ここで演算結果は、ｎｏｐノードにより演算処理しない結果も含むものとする。例えば、６つのＡＬＵからの出力を選択する選択器を３つ設け、それぞれの選択器を出力線に接続することで、任意の３つのＡＬＵの演算結果を途中出力することが可能となる。

図１２は、ＡＬＵ列からの途中出力に制限を設けた例を示す。出力経路５１ａが、３本の出力線５１ａ＿１、５１ａ＿２、５１ａ＿３を有している場合を想定する。図中、点線で囲われたＡＬＵは、出力線５１ａ＿１、５１ａ＿２、５１ａ＿３のそれぞれから出力可能なＡＬＵの範囲を示す。図示のように、途中段のＡＬＵ列からの出力を受ける接続部５２は、途中出力可能なＡＬＵの範囲を、出力線５１ａ＿１、５１ａ＿２、５１ａ＿３ごとにそれぞれ異なるように設定している。これは、接続部５２における出力用結線を形成することで実現される。

接続部５２はこの範囲を、１段に含まれる複数のＡＬＵのうち一方の端部に配置されたＡＬＵ１から他方の端部に配置されたＡＬＵ６にかけて徐々にずらして設定している。すなわち、出力線５１ａ＿１には、ＡＬＵ１〜ＡＬＵ４の範囲に存在するＡＬＵから演算結果が出力可能とされる。同様に、出力線５１ａ＿２には、ＡＬＵ２〜ＡＬＵ５の範囲に存在するＡＬＵから演算結果が出力可能とされ、出力線５１ａ＿３には、ＡＬＵ３〜ＡＬＵ６の範囲に存在するＡＬＵから演算結果が出力可能とされる。各出力線は、途中段に含まれるＡＬＵの出力データを選択して出力することができる。このように、ＡＬＵ１からＡＬＵ６までの間で、データを出力可能とする範囲を徐々にずらしていくことにより、出力用結線の回路規模を抑えつつ、所期のＡＬＵがデータを出力することが可能となる。また、４つのＡＬＵからの出力を選択する選択器が３つ必要となるだけなので、全てのＡＬＵからの出力を選択する場合と比較して、回路規模を小さくすることが可能となる。このように出力経路５１ａの出力線の本数を減らした場合であっても、図１１に示す処理装置１０は、図８に示すＤＦＧを１回でマッピングすることができ、したがって全体の処理時間も１クロックですむ。

図１３は、内部状態保持回路２０および遅延保持回路２７の構成の別の例を示す。この例では、途中段からの出力経路５１が列ごとに設けられる。内部状態保持回路２０のＤＦＦは列ごとに２つずつ設けられる。各列には３個のＡＬＵが含まれるが、各列からの出力数を２個以下に制限することで、処理装置１０の回路規模を削減できる。なお、出力経路５１は、一部の列にのみ設けられてもよく、列を制限することで、処理装置１０の回路規模を削減できる。

各列に対応する内部状態保持回路２０は、各列に含まれる３つのＡＬＵからの演算結果を選択的に出力することのできる２つの３：１マルチプレクサ（ＭＵＸ）と、それぞれのマルチプレクサからの出力を受け付ける２つのＤＦＦとを備えて構成される。遅延保持回路２７は、内部状態保持回路２０のＤＦＦに対応して設けられるＲＡＭを備える。したがって、図１３に示す内部状態保持回路２０においては、１２個の３：１マルチプレクサ、１２個のＤＦＦが存在し、遅延保持回路２７においては、１２個のＲＡＭが存在することになる。

代表して、第６列に、各列における結線関係を示す。第１段、第２段、第３段の出力が２つのマルチプレクサに入力される。この出力経路５１は、マルチプレクサの機能により、途中段のＡＬＵの出力データと最終段のＡＬＵの出力データとを選択して出力することができる。マルチプレクサは、制御部１８からの選択指示または設定部１４における設定データに基づいて、いずれかの段の出力をＤＦＦに供給する。他の第１列から第５列においても、同様の結線関係が形成される。これにより、各列は２つまでのＡＬＵの演算結果を出力することが可能となる。

このように出力経路５１を形成することで、途中段からの出力が可能となり、また各列あたりの出力数を制限することで、回路規模を削減することが可能となる。図８に示すＤＦＧは、図１３の処理装置において１クロックでマッピング可能である。

図１４は、内部状態保持回路２０および遅延保持回路２７の構成の別の例を示す。この例では、途中段からの出力経路５１が列ごとに設けられ、途中段からの出力を１列につき１個に制限している。内部状態保持回路２０のＤＦＦは列ごとに２つずつ設けられる。各列には３個のＡＬＵが含まれるが、第１段および第２段、すなわち途中段からの出力数を１個以下に制限することで、処理装置１０の回路規模を削減することができる。

各列に対応する内部状態保持回路２０は、各列に含まれる途中段のＡＬＵからの演算結果を選択的に出力することのできる２つの２：１マルチプレクサ（ＭＵＸ）と、それぞれのマルチプレクサからの出力を受け付ける２つのＤＦＦとを備えて構成される。遅延保持回路２７は、内部状態保持回路２０のＤＦＦに対応して設けられるＲＡＭを備える。したがって、図１４に示す内部状態保持回路２０においては、６個の２：１マルチプレクサ、１２個のＤＦＦが存在し、遅延保持回路２７においては、１２個のＲＡＭが存在することになる。図１３に示す処理装置１０と比較すると、マルチプレクサの数が少なくなり、さらにマルチプレクサの規模を小さくすることができる。

代表して、第６列に、各列における結線関係を示す。第１段および第２段の出力が１つのマルチプレクサに入力される。マルチプレクサは、制御部１８からの選択指示または設定部１４における設定データに基づいて、いずれかの段の出力をＤＦＦに供給する。一方、第３段の出力は、直接ＤＦＦに入力される。他の第１列から第５列においても、同様の結線関係が形成される。これにより、各列は２つまでのＡＬＵの演算結果を出力することが可能となる。

このように出力経路５１を形成することで、途中段からの出力が可能となり、また各列あたりの出力数を制限することで、回路規模を削減することが可能となる。図８に示すＤＦＧは、図１４の処理装置において１クロックでマッピング可能である。

図１５は、ＤＦＧの別の例を示す。このＤＦＧは３段で構成されるため、３段６列のリコンフィギュラブル回路１２を使用した場合には、１クロックで処理できることが好ましい。図１５に示すＤＦＧでは、第１段において１番左の減算、左から３番目の減算の演算結果が出力される必要がある。

図１６は、内部状態保持回路２０および遅延保持回路２７の構成の別の例を示す。この例では、途中段からの出力経路５１が列ごとに設けられ、途中段および最終段からの出力を１列につき１個に制限している。内部状態保持回路２０のＤＦＦは列ごとに１つずつ設けられる。各列には３個のＡＬＵが含まれるが、各列からの出力数を１個に制限することで、処理装置１０の回路規模を削減することができる。

各列に対応する内部状態保持回路２０は、各列に含まれるＡＬＵからの演算結果を選択的に出力することのできる１つの３：１マルチプレクサ（ＭＵＸ）と、それぞれのマルチプレクサからの出力を受け付ける１つのＤＦＦとを備えて構成される。遅延保持回路２７は、内部状態保持回路２０のＤＦＦに対応して設けられるＲＡＭを備える。したがって、図１６に示す内部状態保持回路２０においては、６個の３：１マルチプレクサ、６個のＤＦＦが存在し、遅延保持回路２７においては、６個のＲＡＭが存在することになる。図１４に示す処理装置１０と比較すると、マルチプレクサの規模は大きくなるものの、ＤＦＦおよびＲＡＭの個数を少なくでき、処理装置１０の全体としての回路規模を削減できる。

代表して、第６列に、各列における結線関係を示す。第１段、第２段および第３段の出力が１つのマルチプレクサに入力される。マルチプレクサは、制御部１８からの選択指示または設定部１４における設定データに基づいて、いずれかの段の出力をＤＦＦに供給する。他の第１列から第５列においても、同様の結線関係が形成される。これにより、各列は１つのＡＬＵの演算結果を出力することが可能となる。

このように出力経路５１を形成することで、途中段からの出力が可能となり、また各列あたりの出力数を制限することで、回路規模を削減することが可能となる。図１５に示すＤＦＧは、図１６の処理装置において１クロックでマッピング可能である。

上述した途中出力の制限は１回のマッピング、つまり、３段６列のリコンフィギュラブル回路１２で構成可能なＤＦＧに関して説明したが、以下に３段６列のＡＬＵアレイにＤＦＧをｍ回マッピングする場合を説明する。

図１７は、ＤＦＧを４回マッピングする場合の遅延保持回路２７の構成を示す。なお、図１７には、４回に分けて構成したリコンフィギュラブル回路１２の４つの回路を模式的に示している。リコンフィギュラブル回路１２から、１２本の出力線を有する出力経路５１が設けられる。この処理装置１０においては、１クロックにつき最大で１２個の出力があるため、遅延保持回路２７は、１２個のＲＡＭを有して構成される。したがって、マッピング４回分、処理時間でいうと４クロック分のリコンフィギュラブル回路１２からの出力を格納するために、遅延保持回路２７は、４つのアドレスを有して構成される必要がある。

図１８は、ＤＦＧを４回マッピングする場合の遅延保持回路２７の別の構成を示す。なお、図１８には、４回に分けて構成したリコンフィギュラブル回路１２の４つの回路を模式的に示している。この処理装置１０においては、マッピング４回分、処理時間でいうと４クロック分のリコンフィギュラブル回路１２からの出力を格納するために、遅延保持回路２７は１２個のＲＡＭを有して構成される。すなわち、図１８に示す処理装置１０では、リコンフィギュラブル回路１２を複数回再構成したときのリコンフィギュラブル回路１２の出力データの個数を所定個以下に制限しており、具体的には、４回のマッピング全体の出力を１２個に制限している。図１７に示す処理装置１０と比較すると、遅延保持回路２７におけるＲＡＭの容量を１／４に削減することができる。

地上波デジタル放送の１セグメント受信回路などのように、アプリケーションによっては図１７および図１８に示した構成に対するＤＦＧ総数がほとんど変わらない場合がある。本発明者は、このことを地上波デジタル１セグメント受信で検証した。このような場合、ＤＦＧの個数に配慮するよりも、回路削減によるトータルメリットが大きくなるため、リコンフィギュラブル回路１２の実装を考えた場合には、出力数を制限して回路規模を低減することが好ましい。

図１９は、遅延保持回路２７の構成を示す。複数回のマッピングを行う場合、内部状態保持回路２０のＤＦＦの出力は、遅延保持回路２７の空いているＲＡＭに格納する必要がある。例えば、ＲＡＭに１つの格納領域（１つのアドレス）しか設けない場合には、ＲＡＭに複数のデータが格納されないようになるため、ＲＡＭからの読出時間を速くすることができる。内部状態保持回路２０のＤＦＦと遅延保持回路２７のＲＡＭとが一対一に対応している場合、遅延保持回路２７がＸ：１マルチプレクサを備えることによって、空き容量のあるＲＡＭにデータを格納することが可能となる。

なお、ＲＡＭに１つのアドレスしか設けない場合は、全てのＲＡＭにデータが格納された後、格納されたデータを使用する前に新たに格納したいデータが発生したときは、格納されたデータを使用するＤＦＧが出現するまでｎｏｐを用いてＤＦＧをＡＬＵアレイ上にマッピングすればよい。これにより、格納されたデータを使用した後、空いたＲＡＭに新たなデータを格納することが可能となる。また、当然のことながら、ＲＡＭのアドレスは複数存在していてよい。この場合であっても、遅延保持回路２７はＸ：１マルチプレクサを備えることで、同時にＲＡＭから出力するべき複数のデータを１つのＲＡＭに格納せず、複数のＲＡＭに振り分けることが可能となる。このように、Ｘ：１マルチプレクサを備えることで、効率的にＲＡＭの容量を削減でき、さらに処理高速性を実現することも可能となる。

以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、リコンフィギュラブル回路１２におけるＡＬＵの配列は、縦方向にのみ接続を許した多段配列に限らず、横方向の接続も許した、メッシュ状の配列であってもよい。また、上記の説明では、段を飛ばして論理回路を接続する接続用結線は設けられていないが、このような段を飛ばす接続用結線を設ける構成としてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

実施の形態に係る処理装置の構成図である。 生成すべきターゲット回路を分割してできる複数の回路の設定データについて説明するための図である。 リコンフィギュラブル回路の一般的な構成を示す図である。 実施の形態に係るリコンフィギュラブル回路の構成を示す図である。 実施の形態におけるリコンフィギュラブル回路およびその周辺回路を示す図である。 ＤＦＧの１例を示す図である。 途中段からの途中出力を行うことのできないリコンフィギュラブル回路に対して生成されるＤＦＧを示す図である。 ＤＦＧの別の例を示す図である。 途中段からの途中出力を行うことのできないリコンフィギュラブル回路に対して生成されるＤＦＧを示す図である。 内部状態保持回路および遅延保持回路の構成の別の例を示す図である。 内部状態保持回路および遅延保持回路の構成の別の例を示す図である。 ＡＬＵ列からの途中出力に制限を設けた例を示す図である。 内部状態保持回路および遅延保持回路の構成の別の例を示す図である。 内部状態保持回路および遅延保持回路の構成の別の例を示す図である。 ＤＦＧの別の例を示す図である。 内部状態保持回路および遅延保持回路の構成の別の例を示す図である。 ＤＦＧを４回マッピングする場合の遅延保持回路の構成を示す図である。 ＤＦＧを４回マッピングする場合の遅延保持回路の別の構成を示す図である。 遅延保持回路の構成を示す図である。

符号の説明

１０・・・処理装置、１２・・・リコンフィギュラブル回路、１４・・・設定部、１８・・・制御部、２０・・・内部状態保持回路、２２・・・出力回路、２４・・・第１フィードバック経路、２６・・・集積回路装置、２７・・・遅延保持回路、２９・・・第２フィードバック経路、５１・・・出力経路、５２・・・接続部、５３・・・ＡＬＵ列。

Claims (12)

1. それぞれが複数の演算機能を選択的に実行可能な論理回路の多段配列と、前段の論理回路の出力と後段の論理回路の入力の接続関係を設定可能な接続部とを備えたリコンフィギュラブル回路と、
   前記リコンフィギュラブル回路の出力データを最終段以外の途中段の論理回路から出力可能な出力経路と、
   を備えたことを特徴とする処理装置。
2. 前記出力経路は、データを出力する途中段に含まれる論理回路の数よりも少ない数のデータを出力するように構成されていることを特徴とする請求項１に記載の処理装置。
3. 前記出力経路は、データを出力する途中段に含まれる論理回路の出力データを選択して出力することを特徴とする請求項１または２に記載の処理装置。
4. 前記出力経路は、途中段の一部の段のみに設けられることを特徴とする請求項１から３のいずれかに記載の処理装置。
5. 前記出力経路は、途中段の上位段にのみ設けられ、上位段より下位の途中段には設けられないことを特徴とする請求項４に記載の処理装置。
6. 前記出力経路は、論理回路の多段配列の列ごとに設けられることを特徴とする請求項１から５のいずれかに記載の処理装置。
7. 前記出力経路は、論理回路の多段配列の一部の列に設けられることを特徴とする請求項１から５のいずれかに記載の処理装置。
8. 前記出力経路は、途中段に含まれる論理回路の出力データと最終段に含まれる論理回路の出力データとを選択して出力することを特徴とする請求項１から７のいずれかに記載の処理装置。
9. 途中段の論理回路から出力されるデータを前記リコンフィギュラブル回路に入力するフィードバック経路をさらに備えることを特徴とする請求項１から８のいずれかに記載の処理装置。
10. リコンフィギュラブル回路を複数回再構成したときのリコンフィギュラブル回路の出力データの個数が所定個以下に制限されることを特徴とする請求項１から９のいずれかに記載の処理装置。
11. リコンフィギュラブル回路を複数回再構成したときのリコンフィギュラブル回路の途中段からの出力データの個数が所定個以下に制限されることを特徴とする請求項１０に記載の処理装置。
12. 論理回路は、複数種類の多ビット演算を選択的に実行可能な算術論理回路であることを特徴とする請求項１から１１のいずれかに記載の処理装置。

Images