JP2000068836A - 半導体集積回路 - Google Patents
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- H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 消費電力を低減化し，ＳＮ比を改善すること
の可能な半導体集積回路を提供する。 【解決手段】 ＤＡＣ１００は，電流スイッチ部１５９
を備えた等電流セル１５０がマトリクス状に配列された
等電流セルマトリクスと，等電流セルマトリクスの行方
向を選択するロウデコーダ１１０と，列方向を選択する
カラムデコーダ１２０とを備え，等電流セルは，電流ス
イッチ部に入力されるロウデコーダの出力信号とカラム
デコーダの出力信号との同期をとるためのラッチ回路１
５３を備えたことを特徴とする。ラッチ回路により電流
をスイッチさせるようにしたので，ロウデコーダ，カラ
ムデコーダの遅延時間と，クロックのタイミングを考慮
することにより，電流スイッチ部への信号からグリッチ
を完全に除去でき，ＳＮ比を改善できる。さらに，ＮＭ
ＯＳ容量を必要としないので消費電流を低減することが
可能である。
の可能な半導体集積回路を提供する。 【解決手段】 ＤＡＣ１００は，電流スイッチ部１５９
を備えた等電流セル１５０がマトリクス状に配列された
等電流セルマトリクスと，等電流セルマトリクスの行方
向を選択するロウデコーダ１１０と，列方向を選択する
カラムデコーダ１２０とを備え，等電流セルは，電流ス
イッチ部に入力されるロウデコーダの出力信号とカラム
デコーダの出力信号との同期をとるためのラッチ回路１
５３を備えたことを特徴とする。ラッチ回路により電流
をスイッチさせるようにしたので，ロウデコーダ，カラ
ムデコーダの遅延時間と，クロックのタイミングを考慮
することにより，電流スイッチ部への信号からグリッチ
を完全に除去でき，ＳＮ比を改善できる。さらに，ＮＭ
ＯＳ容量を必要としないので消費電流を低減することが
可能である。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体集積回路に
かかり，特に，ディジタル／アナログ変換を行う半導体
集積回路に関する。
かかり，特に，ディジタル／アナログ変換を行う半導体
集積回路に関する。
【０００２】
【従来の技術】等電流，もしくは２のべき乗の大きさを
持つ出力電流が得られる電流セル回路は，ディジタル／
アナログ変換器（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ Ｃｏ
ｎｖｅｒｔｅｒ：以下「ＤＡＣ」と称する。）等に有効
である。以下では，従来の等電流セル回路を用いたＤＡ
Ｃの一例について，図７を参照しながら説明する。
持つ出力電流が得られる電流セル回路は，ディジタル／
アナログ変換器（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ Ｃｏ
ｎｖｅｒｔｅｒ：以下「ＤＡＣ」と称する。）等に有効
である。以下では，従来の等電流セル回路を用いたＤＡ
Ｃの一例について，図７を参照しながら説明する。
【０００３】ＤＡＣ４００は，図７に示したように，マ
トリクス状に配列された等電流セル回路４５０と，等電
流セル回路４５０のマトリクスの行方向を選択するロウ
デコーダ４１０及び第１のラッチ回路４３０と，等電流
セル回路４５０のマトリクスの列方向を選択するカラム
デコーダ４２０及び第２のラッチ回路４４０とにより構
成されている。
トリクス状に配列された等電流セル回路４５０と，等電
流セル回路４５０のマトリクスの行方向を選択するロウ
デコーダ４１０及び第１のラッチ回路４３０と，等電流
セル回路４５０のマトリクスの列方向を選択するカラム
デコーダ４２０及び第２のラッチ回路４４０とにより構
成されている。
【０００４】ロウデコーダ４１０には，図７に示したよ
うに，入力Ａ［５：０］の上位３ビットであるＡ５，Ａ
４，Ａ３が入力されており，７ビットデータ（各ビット
を符号Ｄ０〜Ｄ６で表す。）を第１のラッチ回路４３０
に出力する。ロウデコーダ４１０は，図９に示した真理
値表を実現するように，各データＤ０〜Ｄ６に対して，
所定の論理素子が備えられている。また，カラムデコー
ダ４２０には，入力Ａ［５：０］の下位３ビットである
Ａ２，Ａ１，Ａ０が入力されており，同様に７ビットデ
ータを第２のラッチ回路４４０に出力する。
うに，入力Ａ［５：０］の上位３ビットであるＡ５，Ａ
４，Ａ３が入力されており，７ビットデータ（各ビット
を符号Ｄ０〜Ｄ６で表す。）を第１のラッチ回路４３０
に出力する。ロウデコーダ４１０は，図９に示した真理
値表を実現するように，各データＤ０〜Ｄ６に対して，
所定の論理素子が備えられている。また，カラムデコー
ダ４２０には，入力Ａ［５：０］の下位３ビットである
Ａ２，Ａ１，Ａ０が入力されており，同様に７ビットデ
ータを第２のラッチ回路４４０に出力する。
【０００５】以下では，ロウデコーダ４１０の構成と，
その出力である各データＤ０〜Ｄ６との関係について説
明する。なお，カラムデコーダ４２０の構成について
は，ロウデコーダ４１０と実質的に同様の構成から成る
ため，説明を省略する。
その出力である各データＤ０〜Ｄ６との関係について説
明する。なお，カラムデコーダ４２０の構成について
は，ロウデコーダ４１０と実質的に同様の構成から成る
ため，説明を省略する。
【０００６】データＤ０は，Ａ５，Ａ４，Ａ３の反転信
号を入力とする３入力ＮＡＮＤ素子ＮＡＮＤ０の出力で
ある。データＤ１は，Ａ５，Ａ４の反転信号を入力とす
る２入力ＮＡＮＤ素子ＮＡＮＤ１の出力である。データ
Ｄ２は，Ａ４，Ａ３の反転信号を入力とする２入力ＯＲ
素子ＯＲ２の出力と，Ａ５の反転信号と，を入力とする
２入力ＮＡＮＤ素子ＮＡＮＤ２の出力である。ビットデ
ータＤ３は，Ａ５の反転信号を入力とするインバータ素
子ＩＮＶ５の出力である。データＤ４は，Ａ４，Ａ３の
反転信号を入力とする２入力ＡＮＤ素子ＡＮＤ４の出力
と，Ａ５の反転信号と，を入力とする２入力ＮＯＲ素子
ＮＯＲ４の出力である。データＤ５は，Ａ５，Ａ４の反
転信号を入力とする２入力ＮＯＲ素子ＮＯＲ５の出力で
ある。データＤ６は，Ａ５，Ａ４，Ａ３の反転信号を入
力とする３入力ＮＯＲ素子ＮＯＲ６の出力である。ロウ
デコーダ４１０は，以上の構成から成ることにより，図
９に示した真理値表を実現する。
号を入力とする３入力ＮＡＮＤ素子ＮＡＮＤ０の出力で
ある。データＤ１は，Ａ５，Ａ４の反転信号を入力とす
る２入力ＮＡＮＤ素子ＮＡＮＤ１の出力である。データ
Ｄ２は，Ａ４，Ａ３の反転信号を入力とする２入力ＯＲ
素子ＯＲ２の出力と，Ａ５の反転信号と，を入力とする
２入力ＮＡＮＤ素子ＮＡＮＤ２の出力である。ビットデ
ータＤ３は，Ａ５の反転信号を入力とするインバータ素
子ＩＮＶ５の出力である。データＤ４は，Ａ４，Ａ３の
反転信号を入力とする２入力ＡＮＤ素子ＡＮＤ４の出力
と，Ａ５の反転信号と，を入力とする２入力ＮＯＲ素子
ＮＯＲ４の出力である。データＤ５は，Ａ５，Ａ４の反
転信号を入力とする２入力ＮＯＲ素子ＮＯＲ５の出力で
ある。データＤ６は，Ａ５，Ａ４，Ａ３の反転信号を入
力とする３入力ＮＯＲ素子ＮＯＲ６の出力である。ロウ
デコーダ４１０は，以上の構成から成ることにより，図
９に示した真理値表を実現する。
【０００７】第１のラッチ回路４３０は，クロックＣＬ
Ｋに同期してロウデコーダ４１０の出力をラッチする。
第１のラッチ回路４３０の出力は，後述の等電流セル４
５０に入力ｉ，ｉ＋１として入力される。同様に，第２
のラッチ回路４４０は，クロックＣＬＫに同期してカラ
ムデコーダ４２０の出力をラッチし，その出力は，等電
流セル４５０に入力ｊとして入力される。
Ｋに同期してロウデコーダ４１０の出力をラッチする。
第１のラッチ回路４３０の出力は，後述の等電流セル４
５０に入力ｉ，ｉ＋１として入力される。同様に，第２
のラッチ回路４４０は，クロックＣＬＫに同期してカラ
ムデコーダ４２０の出力をラッチし，その出力は，等電
流セル４５０に入力ｊとして入力される。
【０００８】等電流セル４５０は，図７に示したよう
に，８＊８のマトリクス状に配置され，第１のラッチ回
路４３０と第２のラッチ回路４４０とに接続されてい
る。等電流セル４５０には，第１のラッチ回路４３０に
接続された入力ｉ，ｉ＋１と，第２のラッチ回路４４０
に接続された入力ｊとが入力されている。
に，８＊８のマトリクス状に配置され，第１のラッチ回
路４３０と第２のラッチ回路４４０とに接続されてい
る。等電流セル４５０には，第１のラッチ回路４３０に
接続された入力ｉ，ｉ＋１と，第２のラッチ回路４４０
に接続された入力ｊとが入力されている。
【０００９】第１のラッチ回路４３０の出力Ｑｍ（ｍは
０以上６以下の整数）は，入力ｉとして第ｍ＋２行目の
各々の等電流セルに入力されるとともに，入力ｉ＋１と
して第ｍ＋１行目の各々の等電流セルに入力されてい
る。なお，第１のラッチ回路４３０に接続されていない
第１行目の入力ｉは電源Ｖｄｄに接続されており，同じ
く第１のラッチ回路４３０に接続されていない第８行目
の入力ｉ＋１はグランドＧＮＤに接続されている。
０以上６以下の整数）は，入力ｉとして第ｍ＋２行目の
各々の等電流セルに入力されるとともに，入力ｉ＋１と
して第ｍ＋１行目の各々の等電流セルに入力されてい
る。なお，第１のラッチ回路４３０に接続されていない
第１行目の入力ｉは電源Ｖｄｄに接続されており，同じ
く第１のラッチ回路４３０に接続されていない第８行目
の入力ｉ＋１はグランドＧＮＤに接続されている。
【００１０】第２のラッチ回路４４０の出力Ｑｎ（ｎは
０以上６以下の整数）は，入力ｊとして第ｎ行目の各々
の等電流セルに入力されている。なお，第２のラッチ回
路４４０に接続されていない第７行目の入力ｊはグラン
ドＧＮＤに接続されている。
０以上６以下の整数）は，入力ｊとして第ｎ行目の各々
の等電流セルに入力されている。なお，第２のラッチ回
路４４０に接続されていない第７行目の入力ｊはグラン
ドＧＮＤに接続されている。
【００１１】等電流セル４５０の回路構成を，図８を参
照しながら説明する。入力ｉは，インバータ素子４５
６，４５７を介して，ＮＡＮＤ素子４５２の一の入力に
入力されている。インバータ素子４５６の出力は，ＮＭ
ＯＳキャパシタＮ１のゲート端子に接続されている。入
力ｉ＋１及び入力ｊは，２入力ＯＲ素子４５１に入力さ
れている。２入力ＯＲ素子４５１の出力は，ＮＡＮＤ素
子４５２の他の入力に入力されている。ＮＡＮＤ素子４
５２の出力は，ＮＭＯＳキャパシタＮ２のゲート端子に
接続されるとともに，後述の電流スイッチ部４５９に入
力されている。
照しながら説明する。入力ｉは，インバータ素子４５
６，４５７を介して，ＮＡＮＤ素子４５２の一の入力に
入力されている。インバータ素子４５６の出力は，ＮＭ
ＯＳキャパシタＮ１のゲート端子に接続されている。入
力ｉ＋１及び入力ｊは，２入力ＯＲ素子４５１に入力さ
れている。２入力ＯＲ素子４５１の出力は，ＮＡＮＤ素
子４５２の他の入力に入力されている。ＮＡＮＤ素子４
５２の出力は，ＮＭＯＳキャパシタＮ２のゲート端子に
接続されるとともに，後述の電流スイッチ部４５９に入
力されている。
【００１２】次に，等電流セル４５０の電流スイッチ部
４５９の構成を説明する。ＰＭＯＳＱ３はバイアス電圧
によりドレイン飽和領域に設定され，定電流源として機
能する。電流スイッチ部４５９を構成するＰＭＯＳＱ
１，Ｑ２は，２入力ＮＡＮＤ素子４５２の出力である選
択信号ＳＥＬによりオン，オフされる。選択信号ＳＥＬ
は，インバータ素子４５５及びインバータ素子４５４を
介してＰＭＯＳＱ１のゲート端子に接続されるともに，
インバータ素子４５５を介して，ＰＭＯＳＱ２のゲート
端子に接続されている。
４５９の構成を説明する。ＰＭＯＳＱ３はバイアス電圧
によりドレイン飽和領域に設定され，定電流源として機
能する。電流スイッチ部４５９を構成するＰＭＯＳＱ
１，Ｑ２は，２入力ＮＡＮＤ素子４５２の出力である選
択信号ＳＥＬによりオン，オフされる。選択信号ＳＥＬ
は，インバータ素子４５５及びインバータ素子４５４を
介してＰＭＯＳＱ１のゲート端子に接続されるともに，
インバータ素子４５５を介して，ＰＭＯＳＱ２のゲート
端子に接続されている。
【００１３】選択信号ＳＥＬが０のとき，ＰＭＯＳＱ１
はオン，ＰＭＯＳＱ２はオフし，選択信号ＳＥＬが１の
とき，ＰＭＯＳＱ１はオフ，ＰＭＯＳＱ２はオンする。
また，選択信号ＳＥＬが０から１へ変化するとき，また
は１から０へ変化するときに，ＰＭＯＳＱ１，Ｑ２は，
ともにオフしたり，オンしたりする。ＰＭＯＳＱ１，Ｑ
２がともにオンしたり，オフしたりするとき，ＰＭＯＳ
Ｑ３のドレイン電圧は変動し，寄生容量Ｃｐの充放電に
より出力ｏｕｔの電流が変動し，ノイズを発生させ，セ
ットリング時間に影響を与える。
はオン，ＰＭＯＳＱ２はオフし，選択信号ＳＥＬが１の
とき，ＰＭＯＳＱ１はオフ，ＰＭＯＳＱ２はオンする。
また，選択信号ＳＥＬが０から１へ変化するとき，また
は１から０へ変化するときに，ＰＭＯＳＱ１，Ｑ２は，
ともにオフしたり，オンしたりする。ＰＭＯＳＱ１，Ｑ
２がともにオンしたり，オフしたりするとき，ＰＭＯＳ
Ｑ３のドレイン電圧は変動し，寄生容量Ｃｐの充放電に
より出力ｏｕｔの電流が変動し，ノイズを発生させ，セ
ットリング時間に影響を与える。
【００１４】ＰＭＯＳＱ１がオンするとき，電源ＶＤＤ
は，ＰＭＯＳＱ１を介して，出力ｏｕｔとして出力され
る。一方，ＰＭＯＳＱ２がオンするとき，電源ＶＤＤ
は，ＰＭＯＳＱ２を介して，出力ｏｕｔｂとして出力さ
れる。出力ｏｕｔ，ｏｕｔｂは，各々すべてのマトリク
スでワイヤードされる。
は，ＰＭＯＳＱ１を介して，出力ｏｕｔとして出力され
る。一方，ＰＭＯＳＱ２がオンするとき，電源ＶＤＤ
は，ＰＭＯＳＱ２を介して，出力ｏｕｔｂとして出力さ
れる。出力ｏｕｔ，ｏｕｔｂは，各々すべてのマトリク
スでワイヤードされる。
【００１５】等電流セル４５０の動作の一例として，入
力Ａ［５：０］に”０１１０１０”が入力された場合に
ついて説明する。入力Ａ［５：０］は各３ビットに分け
られてロウデコーダ４１０，カラムデコーダ４２０のそ
れぞれに入力される。ロウデコーダ４１０とカラムデコ
ーダ４２０とは同じ論理を持ち，図９に示した真理値表
を実現する。ロウデコーダ４１０に，入力の上位３ビッ
トである”０１１”が入力されると，その出力は，図９
に示した真理値表より”１１１００００”となる。同様
にカラムデコーダ４２０に，入力の下位ビットである”
０１０”が入力されると，その出力は，図９に示した真
理値表より”１１０００００”となる。
力Ａ［５：０］に”０１１０１０”が入力された場合に
ついて説明する。入力Ａ［５：０］は各３ビットに分け
られてロウデコーダ４１０，カラムデコーダ４２０のそ
れぞれに入力される。ロウデコーダ４１０とカラムデコ
ーダ４２０とは同じ論理を持ち，図９に示した真理値表
を実現する。ロウデコーダ４１０に，入力の上位３ビッ
トである”０１１”が入力されると，その出力は，図９
に示した真理値表より”１１１００００”となる。同様
にカラムデコーダ４２０に，入力の下位ビットである”
０１０”が入力されると，その出力は，図９に示した真
理値表より”１１０００００”となる。
【００１６】第１のラッチ回路４３０，第２のラッチ回
路４４０は，クロックＣＬＫに同期して入力を出力す
る。等電流セル４５０のマトリクスの第１行目について
みると，等電流セル４５０のｉ，ｉ＋１入力はハイレベ
ルであるので，ｏｕｔ側に電流がスイッチされる。第２
行目，第３行目についても同様である。
路４４０は，クロックＣＬＫに同期して入力を出力す
る。等電流セル４５０のマトリクスの第１行目について
みると，等電流セル４５０のｉ，ｉ＋１入力はハイレベ
ルであるので，ｏｕｔ側に電流がスイッチされる。第２
行目，第３行目についても同様である。
【００１７】第４行目はｉ入力がハイレベルで，ｉ＋１
入力はロウレベルであるので，ｊ入力によって出力が決
まる。第２のラッチ回路４４０の出力は”１１００００
０”であるので，第１列目，第２列目はｊ入力が１とな
り，ｏｕｔ側に電流がスイッチされる。第４行目の第３
列以降はｏｕｔｂ側に電流がスイッチされる。
入力はロウレベルであるので，ｊ入力によって出力が決
まる。第２のラッチ回路４４０の出力は”１１００００
０”であるので，第１列目，第２列目はｊ入力が１とな
り，ｏｕｔ側に電流がスイッチされる。第４行目の第３
列以降はｏｕｔｂ側に電流がスイッチされる。
【００１８】第５行目以降はｉ入力がロウレベルである
のでｏｕｔｂ側にスイッチされる。したがって，第１行
目〜第３行目の２４個分の電流，及び，第４行目の第１
列目，第２列目の２個分の電流がｏｕｔ側に流れる。す
なわち，０１１０１０（２進数）＝２６個分の電流がｏ
ｕｔ側に流れることになる。
のでｏｕｔｂ側にスイッチされる。したがって，第１行
目〜第３行目の２４個分の電流，及び，第４行目の第１
列目，第２列目の２個分の電流がｏｕｔ側に流れる。す
なわち，０１１０１０（２進数）＝２６個分の電流がｏ
ｕｔ側に流れることになる。
【００１９】
【発明が解決しようとする課題】ところで，上記構成か
ら成るＤＡＣ４００では，ＮＭＯＳキャパシタＮ１，Ｎ
２を用いて等電流セルのスイッチタイミングを調整する
ことによりグリッジを抑えようとしているので負荷容量
の増大にともない消費電力が増大するという問題点があ
った。
ら成るＤＡＣ４００では，ＮＭＯＳキャパシタＮ１，Ｎ
２を用いて等電流セルのスイッチタイミングを調整する
ことによりグリッジを抑えようとしているので負荷容量
の増大にともない消費電力が増大するという問題点があ
った。
【００２０】また，入力ｉ，ｉ＋１，入力ｊのタイミン
グを合わせ込むのは難しく，製造時のバラツキ等により
グリッジを完全には除去できないため，ＳＮ比（ｓｉｇ
ｎａｌ−ｔｏ−ｎｏｉｓｅ ｒａｔｉｏ）の悪化やセッ
トリング時間が長いという問題点があった。
グを合わせ込むのは難しく，製造時のバラツキ等により
グリッジを完全には除去できないため，ＳＮ比（ｓｉｇ
ｎａｌ−ｔｏ−ｎｏｉｓｅ ｒａｔｉｏ）の悪化やセッ
トリング時間が長いという問題点があった。
【００２１】本発明は，従来の半導体集積回路が有する
上記問題点に鑑みてなされたものであり，本発明の目的
は，消費電力を低減化することの可能な，新規かつ改良
された半導体集積回路を提供することである。
上記問題点に鑑みてなされたものであり，本発明の目的
は，消費電力を低減化することの可能な，新規かつ改良
された半導体集積回路を提供することである。
【００２２】さらに，本発明の別の目的は，ＳＮ比を改
善することの可能な，新規かつ改良された半導体集積回
路を提供することである。
善することの可能な，新規かつ改良された半導体集積回
路を提供することである。
【００２３】
【課題を解決するための手段】上記課題を解決するた
め，請求項１によれば，半導体集積回路において：電流
源を備えた電流スイッチ部を備えた等電流セルがマトリ
クス状に配列された等電流セルマトリクスと；所定数の
等電流セルを選択するため，等電流セルマトリクスの行
方向を選択する第１のデコーダ回路と；所定数の等電流
セルを選択するため，等電流セルマトリクスの列方向を
選択する第２のデコーダ回路と；を備え，等電流セル
は，第１のデコーダの出力信号と第２のデコーダの出力
信号との同期をとり，所定の出力信号を電流スイッチ部
に出力する記憶回路を備えたことを特徴とする半導体集
積回路が提供される。
め，請求項１によれば，半導体集積回路において：電流
源を備えた電流スイッチ部を備えた等電流セルがマトリ
クス状に配列された等電流セルマトリクスと；所定数の
等電流セルを選択するため，等電流セルマトリクスの行
方向を選択する第１のデコーダ回路と；所定数の等電流
セルを選択するため，等電流セルマトリクスの列方向を
選択する第２のデコーダ回路と；を備え，等電流セル
は，第１のデコーダの出力信号と第２のデコーダの出力
信号との同期をとり，所定の出力信号を電流スイッチ部
に出力する記憶回路を備えたことを特徴とする半導体集
積回路が提供される。
【００２４】かかる構成によれば，等電流セルに記憶回
路を備え，記憶回路により電流をスイッチさせるように
したので，第１のデコーダ，第２のデコーダの遅延時間
と，クロックのタイミングを考慮することにより，電流
スイッチ部への信号からグリッチを完全に除去でき，Ｓ
Ｎ比を改善できるという効果が得られる。さらに，ＮＭ
ＯＳ容量を必要としないので消費電流を低減することが
可能である。
路を備え，記憶回路により電流をスイッチさせるように
したので，第１のデコーダ，第２のデコーダの遅延時間
と，クロックのタイミングを考慮することにより，電流
スイッチ部への信号からグリッチを完全に除去でき，Ｓ
Ｎ比を改善できるという効果が得られる。さらに，ＮＭ
ＯＳ容量を必要としないので消費電流を低減することが
可能である。
【００２５】また，記憶回路は，請求項２に記載のよう
に，クロック信号に同期して信号を出力するラッチ回路
から成るようにしてもよい。かかる構成によれば，記憶
回路としてフリップフロップを用いる場合に比べてゲー
ト数を削減することができ，チップ面積を縮小すること
が可能である。
に，クロック信号に同期して信号を出力するラッチ回路
から成るようにしてもよい。かかる構成によれば，記憶
回路としてフリップフロップを用いる場合に比べてゲー
ト数を削減することができ，チップ面積を縮小すること
が可能である。
【００２６】また，等電流セル回路は，請求項３に記載
のように，記憶回路の後段に，記憶回路の出力信号の電
位波形を整形する波形整形回路を備えるようにしてもよ
い。かかる構成によれば，例えば，電流スイッチ部にト
ランジスタが備えられている場合には，波形整形回路を
用いて出力波形がクロスする電位を電流スイッチ部を構
成するトランジスタに電流が流れるように設定すること
ができるので，ＳＮ比の改善を図ることが可能である。
のように，記憶回路の後段に，記憶回路の出力信号の電
位波形を整形する波形整形回路を備えるようにしてもよ
い。かかる構成によれば，例えば，電流スイッチ部にト
ランジスタが備えられている場合には，波形整形回路を
用いて出力波形がクロスする電位を電流スイッチ部を構
成するトランジスタに電流が流れるように設定すること
ができるので，ＳＮ比の改善を図ることが可能である。
【００２７】さらに，波形整形回路は，請求項４に記載
のように，２入力ＮＯＲ素子で構成されるＳ−Ｒラッチ
回路を備えるようにしてもよい。かかる構成によれば，
波形整形回路はインバータ，Ｓ−Ｒラッチ回路を用いて
その出力のどちらかが立ち下がってから他方が立ち上が
るように構成したので，その出力波形がクロスする電位
を入力波形の立ち上がり時と立ち下がり時でほぼ同電位
にでき，単に各ゲートの遅延時間を調整することでクロ
スする電位を設定できるので，効果の他に設計が容易で
あるという効果がある。
のように，２入力ＮＯＲ素子で構成されるＳ−Ｒラッチ
回路を備えるようにしてもよい。かかる構成によれば，
波形整形回路はインバータ，Ｓ−Ｒラッチ回路を用いて
その出力のどちらかが立ち下がってから他方が立ち上が
るように構成したので，その出力波形がクロスする電位
を入力波形の立ち上がり時と立ち下がり時でほぼ同電位
にでき，単に各ゲートの遅延時間を調整することでクロ
スする電位を設定できるので，効果の他に設計が容易で
あるという効果がある。
【００２８】さらに好ましくは，波形整形回路は，請求
項５に記載のように，波形整形回路は，しきい値電圧の
異なる複数のインバータ素子を備えるように構成され
る。かかる構成によれば，１個のインバータと２個のイ
ンバータを用いて出力波形がクロスする電位を電流スイ
ッチ部を構成するＰＭＯＳに電流が流れるように設定で
きるようにしたので，第２の実施の形態と同様にＳＮ比
の改善を実現できるという効果がある。また，インバー
タ３個で構成したのでよりゲート数を低減することがで
き，チップ面積を縮小することが可能である。
項５に記載のように，波形整形回路は，しきい値電圧の
異なる複数のインバータ素子を備えるように構成され
る。かかる構成によれば，１個のインバータと２個のイ
ンバータを用いて出力波形がクロスする電位を電流スイ
ッチ部を構成するＰＭＯＳに電流が流れるように設定で
きるようにしたので，第２の実施の形態と同様にＳＮ比
の改善を実現できるという効果がある。また，インバー
タ３個で構成したのでよりゲート数を低減することがで
き，チップ面積を縮小することが可能である。
【００２９】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体集積回路の好適な実施の形態につ
いて詳細に説明する。なお，本明細書及び図面におい
て，実質的に同一の機能構成を有する構成要素について
は，同一の符号を付することにより重複説明を省略す
る。
本発明にかかる半導体集積回路の好適な実施の形態につ
いて詳細に説明する。なお，本明細書及び図面におい
て，実質的に同一の機能構成を有する構成要素について
は，同一の符号を付することにより重複説明を省略す
る。
【００３０】（第１の実施の形態）第１の実施の形態に
かかるＤＡＣ１００を，図１及び図２を参照しながら説
明する。ＤＡＣ１００は，図１に示したように，マトリ
クス状に配列された等電流セル回路１５０と，等電流セ
ル回路１５０の行方向を選択するロウデコーダ１１０
と，等電流セル回路１５０の列方向を選択するカラムデ
コーダ１２０とにより構成されている。
かかるＤＡＣ１００を，図１及び図２を参照しながら説
明する。ＤＡＣ１００は，図１に示したように，マトリ
クス状に配列された等電流セル回路１５０と，等電流セ
ル回路１５０の行方向を選択するロウデコーダ１１０
と，等電流セル回路１５０の列方向を選択するカラムデ
コーダ１２０とにより構成されている。
【００３１】ロウデコーダ１１０には，図１に示したよ
うに，入力Ａ［５：０］の上位３ビットであるＡ５，Ａ
４，Ａ３が入力されており，７ビットデータ（各ビット
を符号Ｄ０〜Ｄ６で表す。）を各行の各々の等電流セル
１５０に出力する。カラムデコーダ４２０には，入力Ａ
［５：０］の下位３ビットであるＡ２，Ａ１，Ａ０が入
力されており，同様に７ビットデータを各列の各々の等
電流セル１５０に出力する。
うに，入力Ａ［５：０］の上位３ビットであるＡ５，Ａ
４，Ａ３が入力されており，７ビットデータ（各ビット
を符号Ｄ０〜Ｄ６で表す。）を各行の各々の等電流セル
１５０に出力する。カラムデコーダ４２０には，入力Ａ
［５：０］の下位３ビットであるＡ２，Ａ１，Ａ０が入
力されており，同様に７ビットデータを各列の各々の等
電流セル１５０に出力する。
【００３２】ロウデコーダ１１０の構成については，上
述した従来のＤＡＣ４００の構成要素であるロウデコー
ダ４１０の構成と実質的に同一であるため，説明を省略
する。カラムデコーダ１２０についてもＤＡＣ４００の
構成要素であるカラムデコーダ４１０の構成と実質的に
同一である。従って，ロウデコーダ１１０及びカラムデ
コーダ１２０は，図９に示した真理値表を実現する。
述した従来のＤＡＣ４００の構成要素であるロウデコー
ダ４１０の構成と実質的に同一であるため，説明を省略
する。カラムデコーダ１２０についてもＤＡＣ４００の
構成要素であるカラムデコーダ４１０の構成と実質的に
同一である。従って，ロウデコーダ１１０及びカラムデ
コーダ１２０は，図９に示した真理値表を実現する。
【００３３】等電流セル１５０は，図１に示したよう
に，８＊８のマトリクス状に配置され，ロウデコーダ１
１０とカラムデコーダ１２０とに接続されている。等電
流セル１５０には，ロウデコーダ１１０に接続された入
力ｉ，ｉ＋１と，カラムデコーダ１２０に接続された入
力ｊとが入力されている。
に，８＊８のマトリクス状に配置され，ロウデコーダ１
１０とカラムデコーダ１２０とに接続されている。等電
流セル１５０には，ロウデコーダ１１０に接続された入
力ｉ，ｉ＋１と，カラムデコーダ１２０に接続された入
力ｊとが入力されている。
【００３４】等電流セル１５０の回路構成を，図２を参
照しながら説明する。等電流セル１５０は，入力ｉ＋
１，ｊが入力される２入力ＯＲ素子１５１と，２入力Ｏ
Ｒ素子１５１の出力，及び入力ｉが入力される２入力Ｎ
ＡＮＤ素子１５２と，２入力ＮＡＮＤ素子１５２の出
力，及びクロックＣＬＫが入力されるラッチ回路１５３
と，電流スイッチ部１５９とにより構成されている。
照しながら説明する。等電流セル１５０は，入力ｉ＋
１，ｊが入力される２入力ＯＲ素子１５１と，２入力Ｏ
Ｒ素子１５１の出力，及び入力ｉが入力される２入力Ｎ
ＡＮＤ素子１５２と，２入力ＮＡＮＤ素子１５２の出
力，及びクロックＣＬＫが入力されるラッチ回路１５３
と，電流スイッチ部１５９とにより構成されている。
【００３５】ラッチ回路１５３の出力Ｑ及び出力ＱＮ
は，電流スイッチ部１５９に入力されている。なお，ラ
ッチ回路１５３の出力ＱＮの論理レベルは，出力Ｑの論
理レベルを反転させた論理レベルである。電流スイッチ
部１５９は，インバータ素子１５４，１５５と，Ｐチャ
ネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」と称す
る。）Ｑ１，Ｑ２，Ｑ３とにより構成されている。ＰＭ
ＯＳＱ１のゲート端子には，ラッチ回路１５３の出力Ｑ
Ｎがインバータ素子１５４を介して接続されている。Ｐ
ＭＯＳＱ２のゲート端子には，ラッチ回路１５３の出力
Ｑがインバータ素子１５５を介して接続されている。
は，電流スイッチ部１５９に入力されている。なお，ラ
ッチ回路１５３の出力ＱＮの論理レベルは，出力Ｑの論
理レベルを反転させた論理レベルである。電流スイッチ
部１５９は，インバータ素子１５４，１５５と，Ｐチャ
ネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」と称す
る。）Ｑ１，Ｑ２，Ｑ３とにより構成されている。ＰＭ
ＯＳＱ１のゲート端子には，ラッチ回路１５３の出力Ｑ
Ｎがインバータ素子１５４を介して接続されている。Ｐ
ＭＯＳＱ２のゲート端子には，ラッチ回路１５３の出力
Ｑがインバータ素子１５５を介して接続されている。
【００３６】バイアス電圧がゲート端子に印加されるＰ
ＭＯＳＱ３はドレイン飽和領域に設定され，定電流源Ｉ
１として機能し，そのソース端子には電源Ｖｄｄが接続
されており，ＰＭＯＳＱ３のドレイン端子は，上記ＰＭ
ＯＳＱ１，Ｑ２のソース端子に接続されている。ＰＭＯ
ＳＱ１のドレイン端子は，出力ｏｕｔに接続されてお
り，ＰＭＯＳＱ２のドレイン端子は，出力ｏｕｔｂに接
続されている。出力ｏｕｔ，ｏｕｔｂは，各々すべての
マトリクスでワイヤードされる。
ＭＯＳＱ３はドレイン飽和領域に設定され，定電流源Ｉ
１として機能し，そのソース端子には電源Ｖｄｄが接続
されており，ＰＭＯＳＱ３のドレイン端子は，上記ＰＭ
ＯＳＱ１，Ｑ２のソース端子に接続されている。ＰＭＯ
ＳＱ１のドレイン端子は，出力ｏｕｔに接続されてお
り，ＰＭＯＳＱ２のドレイン端子は，出力ｏｕｔｂに接
続されている。出力ｏｕｔ，ｏｕｔｂは，各々すべての
マトリクスでワイヤードされる。
【００３７】以上説明したように，本実施の形態にかか
るＤＡＣ１００の等電流セル１５０は，図７に示した従
来のＤＡＣ４００の第１のラッチ回路４３０及び第２の
ラッチ回路４４０の機能を，等電流セル１５０の内部に
取り入れた構成になっている点に特徴がある。
るＤＡＣ１００の等電流セル１５０は，図７に示した従
来のＤＡＣ４００の第１のラッチ回路４３０及び第２の
ラッチ回路４４０の機能を，等電流セル１５０の内部に
取り入れた構成になっている点に特徴がある。
【００３８】以下では，上記構成のＤＡＣ１００の動作
を説明する。なお，ロウデコーダ１１０，カラムデコー
ダ１２０の動作については，上記従来ＤＡＣ４００にお
けるロウデコーダ４１０，カラムデコーダ１２０の動作
と実質的に同様であるため，説明を省略する。
を説明する。なお，ロウデコーダ１１０，カラムデコー
ダ１２０の動作については，上記従来ＤＡＣ４００にお
けるロウデコーダ４１０，カラムデコーダ１２０の動作
と実質的に同様であるため，説明を省略する。
【００３９】等電流セル１５０への入力ｉがハイレベル
であり，かつ，入力ｉ＋１，ｊのいずれかがハイレベル
になると，2入力ＮＡＮＤ素子１５２の出力はロウレベ
ルになる。２入力ＮＡＮＤ素子１５２の出力がロウレベ
ルの場合，ラッチ回路１５３に入力されるクロックＣＬ
Ｋに同期して，出力ＱＮはハイレベルを出力することに
より，ＰＭＯＳＱ１がオンし，ＰＭＯＳＱ２がオフす
る。従って，定電流源Ｉ１の電流は，出力ｏｕｔに流さ
れる。
であり，かつ，入力ｉ＋１，ｊのいずれかがハイレベル
になると，2入力ＮＡＮＤ素子１５２の出力はロウレベ
ルになる。２入力ＮＡＮＤ素子１５２の出力がロウレベ
ルの場合，ラッチ回路１５３に入力されるクロックＣＬ
Ｋに同期して，出力ＱＮはハイレベルを出力することに
より，ＰＭＯＳＱ１がオンし，ＰＭＯＳＱ２がオフす
る。従って，定電流源Ｉ１の電流は，出力ｏｕｔに流さ
れる。
【００４０】等電流セル１５０への入力ｉがロウレベル
であるか，あるいは，入力ｉ＋１，ｊがともにロウレベ
ルになると，２入力ＮＡＮＤ素子１５２の出力はハイレ
ベルになる。２入力ＮＡＮＤ素子１５２の出力がハイレ
ベルの場合，ラッチ回路１５３に入力されるクロックＣ
ＬＫに同期して，出力Ｑはハイレベルを出力することに
より，ＰＭＯＳＱ２がオンし，ＰＭＯＳＱ１がオフす
る。従って，定電流源Ｉ１の電流は，出力ｏｕｔｂに流
される。
であるか，あるいは，入力ｉ＋１，ｊがともにロウレベ
ルになると，２入力ＮＡＮＤ素子１５２の出力はハイレ
ベルになる。２入力ＮＡＮＤ素子１５２の出力がハイレ
ベルの場合，ラッチ回路１５３に入力されるクロックＣ
ＬＫに同期して，出力Ｑはハイレベルを出力することに
より，ＰＭＯＳＱ２がオンし，ＰＭＯＳＱ１がオフす
る。従って，定電流源Ｉ１の電流は，出力ｏｕｔｂに流
される。
【００４１】以上説明したように，ＤＡＣ１００によれ
ば，等電流セル１５０にラッチ回路１５３を備え，ラッ
チ回路１５３により，ＰＭＯＳＱ１，Ｑ２により定電流
源Ｉ１の電流をスイッチさせ，出力ｏｕｔまたは出力ｏ
ｕｔｂに流すようにしたので，ロウデコーダ１１０，カ
ラムデコーダ１２０の遅延時間と，クロックＣＬＫのタ
イミングとを考慮することにより完全にＰＭＯＳＱ１，
Ｑ２のゲートに加わる信号からグリッチを除去でき，Ｓ
Ｎ比を改善することが可能である。
ば，等電流セル１５０にラッチ回路１５３を備え，ラッ
チ回路１５３により，ＰＭＯＳＱ１，Ｑ２により定電流
源Ｉ１の電流をスイッチさせ，出力ｏｕｔまたは出力ｏ
ｕｔｂに流すようにしたので，ロウデコーダ１１０，カ
ラムデコーダ１２０の遅延時間と，クロックＣＬＫのタ
イミングとを考慮することにより完全にＰＭＯＳＱ１，
Ｑ２のゲートに加わる信号からグリッチを除去でき，Ｓ
Ｎ比を改善することが可能である。
【００４２】さらに，ＮＭＯＳ容量を必要としないので
消費電流を少なくできるという効果がある。また，記憶
回路として同期信号を入力するラッチ回路を用いたので
フリップフロップに比べてゲート数を削減することが可
能である。
消費電流を少なくできるという効果がある。また，記憶
回路として同期信号を入力するラッチ回路を用いたので
フリップフロップに比べてゲート数を削減することが可
能である。
【００４３】（第２の実施の形態）第２の実施の形態に
かかるＤＡＣ２００を，図３及び図４を参照しながら説
明する。ＤＡＣ２００は，図１に示した第１の実施の形
態にかかるＤＡＣ１００と同様に，マトリクス状に配列
された等電流セル回路２５０と，等電流セル回路２５０
の行方向を選択するロウデコーダと，等電流セル回路２
５０の列方向を選択するカラムデコーダとにより構成さ
れている。なお，ＤＡＣ２００の構成要素のうち，等電
流セル２５０以外の構成は，ＤＡＣ１００の構成と実質
的に同様であるので，説明を省略する。
かかるＤＡＣ２００を，図３及び図４を参照しながら説
明する。ＤＡＣ２００は，図１に示した第１の実施の形
態にかかるＤＡＣ１００と同様に，マトリクス状に配列
された等電流セル回路２５０と，等電流セル回路２５０
の行方向を選択するロウデコーダと，等電流セル回路２
５０の列方向を選択するカラムデコーダとにより構成さ
れている。なお，ＤＡＣ２００の構成要素のうち，等電
流セル２５０以外の構成は，ＤＡＣ１００の構成と実質
的に同様であるので，説明を省略する。
【００４４】等電流セル２５０は，８＊８のマトリクス
状に配置され，不図示のロウデコーダとカラムデコーダ
とに接続されており，図３に示したように，ロウデコー
ダに接続された入力ｉ，ｉ＋１と，カラムデコーダに接
続された入力ｊとが入力されている。等電流セル２５０
は，入力ｉ＋１，ｊが入力される２入力ＯＲ素子２５１
と，２入力ＯＲ素子２５１の出力及び，入力ｉが入力さ
れる２入力ＮＡＮＤ素子２５２と，２入力ＮＡＮＤ素子
２５２の出力とクロックＣＬＫとが入力されるラッチ回
路２５３と，電流スイッチ部２５９とにより構成されて
いる。なお，等電流セル２５０の上記構成要素のうち，
電流スイッチ部２５９以外の構成要素は，第１の実施の
形態にかかる等電流セル１５０の各構成要素と実質的に
同様の構成及び接続から成るため，説明を省略する。
状に配置され，不図示のロウデコーダとカラムデコーダ
とに接続されており，図３に示したように，ロウデコー
ダに接続された入力ｉ，ｉ＋１と，カラムデコーダに接
続された入力ｊとが入力されている。等電流セル２５０
は，入力ｉ＋１，ｊが入力される２入力ＯＲ素子２５１
と，２入力ＯＲ素子２５１の出力及び，入力ｉが入力さ
れる２入力ＮＡＮＤ素子２５２と，２入力ＮＡＮＤ素子
２５２の出力とクロックＣＬＫとが入力されるラッチ回
路２５３と，電流スイッチ部２５９とにより構成されて
いる。なお，等電流セル２５０の上記構成要素のうち，
電流スイッチ部２５９以外の構成要素は，第１の実施の
形態にかかる等電流セル１５０の各構成要素と実質的に
同様の構成及び接続から成るため，説明を省略する。
【００４５】ラッチ回路２５３の出力Ｑは，電流スイッ
チ部２５９に入力されている。電流スイッチ部２５９
は，波形整形回路２５４と，ＰＭＯＳＱ１，Ｑ２，Ｑ３
とにより構成されている。波形整形回路２５４の入力Ａ
には，ラッチ回路２５３の出力Ｑが入力されている。Ｐ
ＭＯＳＱ１のゲート端子には，波形整形回路２５４の出
力Ｑが接続されている。ＰＭＯＳＱ２のゲート端子に
は，波形整形回路２５４の出力ＱＮが接続されている。
なお，波形整形回路２５４の出力ＱＮの論理レベルは，
後述するように，出力Ｑの論理レベルを反転させた論理
レベルである。
チ部２５９に入力されている。電流スイッチ部２５９
は，波形整形回路２５４と，ＰＭＯＳＱ１，Ｑ２，Ｑ３
とにより構成されている。波形整形回路２５４の入力Ａ
には，ラッチ回路２５３の出力Ｑが入力されている。Ｐ
ＭＯＳＱ１のゲート端子には，波形整形回路２５４の出
力Ｑが接続されている。ＰＭＯＳＱ２のゲート端子に
は，波形整形回路２５４の出力ＱＮが接続されている。
なお，波形整形回路２５４の出力ＱＮの論理レベルは，
後述するように，出力Ｑの論理レベルを反転させた論理
レベルである。
【００４６】バイアス電圧がゲート端子に印加されるＰ
ＭＯＳＱ３はドレイン飽和領域に設定され，定電流源Ｉ
１として機能し，そのソース端子には電源Ｖｄｄが接続
されており，ＰＭＯＳＱ３のドレイン端子は，上記ＰＭ
ＯＳＱ１，Ｑ２のソース端子に接続されている。ＰＭＯ
ＳＱ１のドレイン端子は，出力ｏｕｔに接続されてお
り，ＰＭＯＳＱ２のドレイン端子は，出力ｏｕｔｂに接
続されている。出力ｏｕｔ，ｏｕｔｂは，各々すべての
マトリクスでワイヤードされる。
ＭＯＳＱ３はドレイン飽和領域に設定され，定電流源Ｉ
１として機能し，そのソース端子には電源Ｖｄｄが接続
されており，ＰＭＯＳＱ３のドレイン端子は，上記ＰＭ
ＯＳＱ１，Ｑ２のソース端子に接続されている。ＰＭＯ
ＳＱ１のドレイン端子は，出力ｏｕｔに接続されてお
り，ＰＭＯＳＱ２のドレイン端子は，出力ｏｕｔｂに接
続されている。出力ｏｕｔ，ｏｕｔｂは，各々すべての
マトリクスでワイヤードされる。
【００４７】波形整形回路２５４は，図４に示したよう
に，Ｓ−Ｒラッチ回路を構成する２入力ＮＯＲ素子２５
４ａ，２５４ｂと，インバータ素子２５４ｃとにより構
成されている。入力Ａは，２入力ＮＯＲ素子２５４ａの
一の入力に入力されるとともに，インバータ素子２５４
ｃを介して，２入力ＮＯＲ素子２５４ｂの一の入力に入
力されている。２入力ＮＯＲ素子２５４ａの出力は，出
力ＱＮに接続されるとともに，２入力ＮＯＲ素子２５４
ｂの他の入力に入力されている。同様に，2入力ＮＯＲ
素子２５４ｂの出力は，出力Ｑに接続されるとともに，
２入力ＮＯＲ素子２５４ａの他の入力に入力されてい
る。
に，Ｓ−Ｒラッチ回路を構成する２入力ＮＯＲ素子２５
４ａ，２５４ｂと，インバータ素子２５４ｃとにより構
成されている。入力Ａは，２入力ＮＯＲ素子２５４ａの
一の入力に入力されるとともに，インバータ素子２５４
ｃを介して，２入力ＮＯＲ素子２５４ｂの一の入力に入
力されている。２入力ＮＯＲ素子２５４ａの出力は，出
力ＱＮに接続されるとともに，２入力ＮＯＲ素子２５４
ｂの他の入力に入力されている。同様に，2入力ＮＯＲ
素子２５４ｂの出力は，出力Ｑに接続されるとともに，
２入力ＮＯＲ素子２５４ａの他の入力に入力されてい
る。
【００４８】波形整形回路２５４は上記構成をとること
により，入力Ａがハイレベルの場合，出力Ｑはハイレベ
ルとなり，出力ＱＮはロウレベルとなる。また，入力Ａ
がロウレベルの場合，出力Ｑはロウレベルとなり，出力
ＱＮはハイレベルとなる。また，入力Ａが変化するとき
出力Ｑ，ＱＮの波形のクロスする電位を入力Ａの立ち上
がり時と立ち下がり時でほぼ等しい電位にし，その電位
はＰＭＯＳＱ１，Ｑ２に共に電流が流れるように設定さ
れている。
により，入力Ａがハイレベルの場合，出力Ｑはハイレベ
ルとなり，出力ＱＮはロウレベルとなる。また，入力Ａ
がロウレベルの場合，出力Ｑはロウレベルとなり，出力
ＱＮはハイレベルとなる。また，入力Ａが変化するとき
出力Ｑ，ＱＮの波形のクロスする電位を入力Ａの立ち上
がり時と立ち下がり時でほぼ等しい電位にし，その電位
はＰＭＯＳＱ１，Ｑ２に共に電流が流れるように設定さ
れている。
【００４９】以下では，上記構成のＤＡＣ２００の動作
を説明する。なお，電流スイッチ部２５９以外の構成要
素の動作については，上記第１の実施の形態におけるＤ
ＡＣ１００の構成要素の動作と実質的に同様であるた
め，説明を省略する。
を説明する。なお，電流スイッチ部２５９以外の構成要
素の動作については，上記第１の実施の形態におけるＤ
ＡＣ１００の構成要素の動作と実質的に同様であるた
め，説明を省略する。
【００５０】波形整形回路２５４の入力Ａが変化する
と，出力Ｑ，ＱＮはＰＭＯＳＱ１，Ｑ２に電流が流れて
いる状態でクロスする。このときＰＭＯＳＱ１に流れる
電流とＰＭＯＳＱ２に流れる電流の和が，定常状態での
定電流源の電流と同程度の電流になればよい。ＰＭＯＳ
Ｑ１，Ｑ２が共にオンしてＰＭＯＳＱ３のドレイン電圧
が下がったとしても出力ｏｕｔに流れる電流は小さくな
り，ノイズへの影響は小さい。ＰＭＯＳＱ１，Ｑ２が共
にオフする場合は，ＰＭＯＳＱ３のドレイン電圧が上昇
し，次にＰＭＯＳＱ１がオン状態になるとするとＰＭＯ
ＳＱ１のソース・ドレイン電圧が大きくなるため出力ｏ
ｕｔに流れる電流は定常電流よりも大きくなり，ノイズ
への影響が大きい。
と，出力Ｑ，ＱＮはＰＭＯＳＱ１，Ｑ２に電流が流れて
いる状態でクロスする。このときＰＭＯＳＱ１に流れる
電流とＰＭＯＳＱ２に流れる電流の和が，定常状態での
定電流源の電流と同程度の電流になればよい。ＰＭＯＳ
Ｑ１，Ｑ２が共にオンしてＰＭＯＳＱ３のドレイン電圧
が下がったとしても出力ｏｕｔに流れる電流は小さくな
り，ノイズへの影響は小さい。ＰＭＯＳＱ１，Ｑ２が共
にオフする場合は，ＰＭＯＳＱ３のドレイン電圧が上昇
し，次にＰＭＯＳＱ１がオン状態になるとするとＰＭＯ
ＳＱ１のソース・ドレイン電圧が大きくなるため出力ｏ
ｕｔに流れる電流は定常電流よりも大きくなり，ノイズ
への影響が大きい。
【００５１】入力Ａがロウレベルのとき，上述のように
出力ＱＮはハイレベルである。入力Ａがハイレベルに立
ち上がるとき，出力ＱＮはロウレベルとなる。一方，イ
ンバータ２５４ｃの出力はロウレベルとなり，次いで，
出力Ｑがハイレベルとなる。
出力ＱＮはハイレベルである。入力Ａがハイレベルに立
ち上がるとき，出力ＱＮはロウレベルとなる。一方，イ
ンバータ２５４ｃの出力はロウレベルとなり，次いで，
出力Ｑがハイレベルとなる。
【００５２】逆に入力Ａがロウレベルに立ち下がると
き，出力Ｑは未だハイレベルであるので出力ＱＮはロウ
レベルのまま変化しない。一方，インバータ２５４ｃの
出力はハイレベルとなり，出力Ｑがロウレベルとなる。
次いで，出力ＱＮがハイレベルとなる。すなわち，出力
Ｑ，ＱＮは，いずれか一方が立ち下がってから他方が立
ち上がるようになっているので，ＰＭＯＳＱ１，Ｑ２の
ゲート入力波形のクロスする電位を低く設定でき，共に
オンする状態を設定することができる。したがって，Ｐ
ＭＯＳＱ１，Ｑ２のどちらかがオンしている状態を継続
できるので，良好なＳＮ比を有するＤＡＣを実現するこ
とが可能である。
き，出力Ｑは未だハイレベルであるので出力ＱＮはロウ
レベルのまま変化しない。一方，インバータ２５４ｃの
出力はハイレベルとなり，出力Ｑがロウレベルとなる。
次いで，出力ＱＮがハイレベルとなる。すなわち，出力
Ｑ，ＱＮは，いずれか一方が立ち下がってから他方が立
ち上がるようになっているので，ＰＭＯＳＱ１，Ｑ２の
ゲート入力波形のクロスする電位を低く設定でき，共に
オンする状態を設定することができる。したがって，Ｐ
ＭＯＳＱ１，Ｑ２のどちらかがオンしている状態を継続
できるので，良好なＳＮ比を有するＤＡＣを実現するこ
とが可能である。
【００５３】以上説明したように，ＤＡＣ２００によれ
ば，波形整形回路２５４を用いて出力波形がクロスする
電位を，電流スイッチを構成するＰＭＯＳＱ１，Ｑ２に
電流が流れるように設定したので，ＳＮ比の改善を実現
することが可能である
ば，波形整形回路２５４を用いて出力波形がクロスする
電位を，電流スイッチを構成するＰＭＯＳＱ１，Ｑ２に
電流が流れるように設定したので，ＳＮ比の改善を実現
することが可能である
【００５４】さらに，波形整形回路２５４はインバー
タ，Ｓ−Ｒラッチ回路を用いて，出力Ｑ，ＱＮのいずれ
かが立ち下がってから他方が立ち上がるように構成した
ので，その出力波形がクロスする電位を入力波形の立ち
上がり時と立ち下がり時でほぼ同電位にでき，単に各ゲ
ートの遅延時間を調整することでクロスする電位を設定
できるので，回路設計を容易にすることが可能である。
タ，Ｓ−Ｒラッチ回路を用いて，出力Ｑ，ＱＮのいずれ
かが立ち下がってから他方が立ち上がるように構成した
ので，その出力波形がクロスする電位を入力波形の立ち
上がり時と立ち下がり時でほぼ同電位にでき，単に各ゲ
ートの遅延時間を調整することでクロスする電位を設定
できるので，回路設計を容易にすることが可能である。
【００５５】（第３の実施の形態）第３の実施の形態に
かかるＤＡＣ３００を，図５及び図６を参照しながら説
明する。ＤＡＣ３００は，図３に示した第２の実施の形
態にかかるＤＡＣ２００と同様に，マトリクス状に配列
された等電流セル回路３５０と，等電流セル回路３５０
の行方向を選択するロウデコーダと，等電流セル回路３
５０の列方向を選択するカラムデコーダとにより構成さ
れている。なお，ＤＡＣ３００の構成要素のうち，等電
流セル回路３５０内の波形成形回路３５４以外の構成
は，ＤＡＣ２００の構成と実質的に同様であるので，説
明を省略する。
かかるＤＡＣ３００を，図５及び図６を参照しながら説
明する。ＤＡＣ３００は，図３に示した第２の実施の形
態にかかるＤＡＣ２００と同様に，マトリクス状に配列
された等電流セル回路３５０と，等電流セル回路３５０
の行方向を選択するロウデコーダと，等電流セル回路３
５０の列方向を選択するカラムデコーダとにより構成さ
れている。なお，ＤＡＣ３００の構成要素のうち，等電
流セル回路３５０内の波形成形回路３５４以外の構成
は，ＤＡＣ２００の構成と実質的に同様であるので，説
明を省略する。
【００５６】波形整形回路３５４は，図５に示したよう
に，インバータ素子３５４ａ，３５４ｂ，３５４ｃによ
り構成されている。入力Ａは，インバータ素子３５４ａ
を介して出力ＱＮに接続されるとともに，インバータ素
子３５４ｂ，３５４ｃを介して出力Ｑに接続されてい
る。なお，インバータ３５４ａは立ち上がりが遅く，イ
ンバータ３５４ｂは高速で遅延時間が小さく，インバー
タ３５４ｃは立ち上がりが遅く，立ち下がりが早いよう
にトランジスタのディメンジョンが設定されている。
に，インバータ素子３５４ａ，３５４ｂ，３５４ｃによ
り構成されている。入力Ａは，インバータ素子３５４ａ
を介して出力ＱＮに接続されるとともに，インバータ素
子３５４ｂ，３５４ｃを介して出力Ｑに接続されてい
る。なお，インバータ３５４ａは立ち上がりが遅く，イ
ンバータ３５４ｂは高速で遅延時間が小さく，インバー
タ３５４ｃは立ち上がりが遅く，立ち下がりが早いよう
にトランジスタのディメンジョンが設定されている。
【００５７】上記構成のＤＡＣ３００の動作を，図６に
示したタイムチャートを参照しながら説明する。
示したタイムチャートを参照しながら説明する。
【００５８】まず，入力Ａがハイレベルに立ち上がると
き，インバータ素子３５４ａを介して出力ＱＮは低速で
ロウレベルに立ち下がる。一方，インバータ素子３５４
ｂの出力Ｂは高速でロウレベルに立ち下がり，インバー
タ３５４ｃの出力Ｑは低速でハイレベルに立ち上がる。
したがって，出力Ｑの立ち上がりと，出力ＱＮの立ち下
がりとの早さとタイミングをずらすことで，出力Ｑ，Ｑ
Ｎの波形がクロスする電位を低く設定できる。
き，インバータ素子３５４ａを介して出力ＱＮは低速で
ロウレベルに立ち下がる。一方，インバータ素子３５４
ｂの出力Ｂは高速でロウレベルに立ち下がり，インバー
タ３５４ｃの出力Ｑは低速でハイレベルに立ち上がる。
したがって，出力Ｑの立ち上がりと，出力ＱＮの立ち下
がりとの早さとタイミングをずらすことで，出力Ｑ，Ｑ
Ｎの波形がクロスする電位を低く設定できる。
【００５９】次いで，入力Ａがロウレベルに立ち下がる
とき，インバータ素子３５４ａを介して出力ＱＮは高速
でロウレベルに立ち下がる。一方，インバータ素子３５
４ｂの出力Ｂは高速でハイレベル立ち上がり，インバー
タ素子３５４ｃの出力Ｑは高速にロウレベル立ち下が
る。したがって，出力Ｑの立ち下がりと，出力ＱＮの立
ち上がりとをずらすことで，出力Ｑ，ＱＮの波形がクロ
スする電位を低く設定できる。
とき，インバータ素子３５４ａを介して出力ＱＮは高速
でロウレベルに立ち下がる。一方，インバータ素子３５
４ｂの出力Ｂは高速でハイレベル立ち上がり，インバー
タ素子３５４ｃの出力Ｑは高速にロウレベル立ち下が
る。したがって，出力Ｑの立ち下がりと，出力ＱＮの立
ち上がりとをずらすことで，出力Ｑ，ＱＮの波形がクロ
スする電位を低く設定できる。
【００６０】上記構成から成る波形整形回路３５４によ
れば，ＰＭＯＳＱ１，Ｑ２のどちらかがオンしている状
態を継続できるのでより良好なＳＮ比を有するＤＡＣを
実現することができる。
れば，ＰＭＯＳＱ１，Ｑ２のどちらかがオンしている状
態を継続できるのでより良好なＳＮ比を有するＤＡＣを
実現することができる。
【００６１】以上説明したように，ＤＡＣ３００によれ
ば，特性の異なる３のインバータ素子を用いて，出力波
形がクロスする電位を，電流スイッチを構成するＰＭＯ
ＳＱ１，Ｑ２に電流が流れるように設定できるようにし
たので，第２の実施の形態におけるＤＡＣ２００と同様
にＳＮ比の改善を実現できるという効果がある。
ば，特性の異なる３のインバータ素子を用いて，出力波
形がクロスする電位を，電流スイッチを構成するＰＭＯ
ＳＱ１，Ｑ２に電流が流れるように設定できるようにし
たので，第２の実施の形態におけるＤＡＣ２００と同様
にＳＮ比の改善を実現できるという効果がある。
【００６２】さらに，３のインバータで構成したので，
よりゲート数が小さい構成となっており，チップ面積を
小さくすることが可能である。
よりゲート数が小さい構成となっており，チップ面積を
小さくすることが可能である。
【００６３】以上，添付図面を参照しながら本発明にか
かる半導体集積回路の好適な実施形態について説明した
が，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。
かる半導体集積回路の好適な実施形態について説明した
が，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。
【００６４】例えば，第１，第２，第３の実施の形態で
は，ＤＡＣに適用した例を説明したが，本発明は，ディ
ジタル／アナログ変換を含むアナログ／ディジタル変換
回路に適用してもよい。
は，ＤＡＣに適用した例を説明したが，本発明は，ディ
ジタル／アナログ変換を含むアナログ／ディジタル変換
回路に適用してもよい。
【００６５】第１，第２，第３の実施の形態では，基本
構成について説明したのであり，伝搬遅延時間を調整す
るために電流スイッチの選択信号の伝搬経路に遅延素子
を挿入して構成してもよい。また，等電流セルに同期を
とるために入れたラッチ回路はフリップフロップ等で構
成してもよい。
構成について説明したのであり，伝搬遅延時間を調整す
るために電流スイッチの選択信号の伝搬経路に遅延素子
を挿入して構成してもよい。また，等電流セルに同期を
とるために入れたラッチ回路はフリップフロップ等で構
成してもよい。
【００６６】また，電流スイッチを３個以上のトランジ
スタで構成し，少なくとも１つのトランジスタには電流
が流れ続けるように波形整形回路を構成してもよい。
スタで構成し，少なくとも１つのトランジスタには電流
が流れ続けるように波形整形回路を構成してもよい。
【００６７】
【発明の効果】請求項１に記載の発明によれば，電流ス
イッチ部への信号からグリッチを完全に除去でき，ＳＮ
比を改善できるという効果が得られる。またＮＭＯＳ容
量を必要としないので消費電流をより少なくできるとい
う効果が得られる。
イッチ部への信号からグリッチを完全に除去でき，ＳＮ
比を改善できるという効果が得られる。またＮＭＯＳ容
量を必要としないので消費電流をより少なくできるとい
う効果が得られる。
【００６８】請求項２に記載の発明によれば，記憶回路
として同期信号を入力するラッチ回路を用いたのでフリ
ップフロップに比べてゲート数を削減できる。
として同期信号を入力するラッチ回路を用いたのでフリ
ップフロップに比べてゲート数を削減できる。
【００６９】請求項３に記載の発明によれば，波形整形
回路を用いて出力波形がクロスする電位を，電流スイッ
チを構成するＰＭＯＳに電流が流れるように設定したの
で，ＳＮ比の改善を実現できるという効果がある。
回路を用いて出力波形がクロスする電位を，電流スイッ
チを構成するＰＭＯＳに電流が流れるように設定したの
で，ＳＮ比の改善を実現できるという効果がある。
【００７０】請求項４に記載の発明によれば，波形整形
回路はインバータ，Ｓ−Ｒラッチ回路を用いてその出力
のどちらかが立ち下がってから他方が立ち上がるように
構成したので，その出力波形がクロスする電位を入力波
形の立ち上がり時と立ち下がり時でほぼ同電位にでき，
単に各ゲートの遅延時間を調整することでクロスする電
位を設定できるので，設計が容易であるという効果があ
る。
回路はインバータ，Ｓ−Ｒラッチ回路を用いてその出力
のどちらかが立ち下がってから他方が立ち上がるように
構成したので，その出力波形がクロスする電位を入力波
形の立ち上がり時と立ち下がり時でほぼ同電位にでき，
単に各ゲートの遅延時間を調整することでクロスする電
位を設定できるので，設計が容易であるという効果があ
る。
【００７１】請求項５に記載の発明によれば，１個のイ
ンバータと２個のインバータを用いて出力波形がクロス
する電位を電流スイッチ部を構成するＰＭＯＳに電流が
流れるように設定できるようにしたので，第２の実施の
形態と同様にＳＮ比の改善を実現できるという効果があ
る。また，インバータ３個で構成したのでよりゲート数
が小さい構成となっており，チップ面積を小さくできる
という効果がある。
ンバータと２個のインバータを用いて出力波形がクロス
する電位を電流スイッチ部を構成するＰＭＯＳに電流が
流れるように設定できるようにしたので，第２の実施の
形態と同様にＳＮ比の改善を実現できるという効果があ
る。また，インバータ３個で構成したのでよりゲート数
が小さい構成となっており，チップ面積を小さくできる
という効果がある。
【図１】等電流セルのマトリクスの構成を示す説明図で
ある。
ある。
【図２】発明の第１の実施の形態の等電流セルの構成を
示す説明図である。
示す説明図である。
【図３】発明の第２の実施の形態の等電流セルの構成を
示す説明図である。
示す説明図である。
【図４】図３の等電流セルに用いられる波形成形回路の
構成を示す説明図である。
構成を示す説明図である。
【図５】発明の第３の実施の形態の波形成形回路の構成
を示す説明図である。
を示す説明図である。
【図６】図５の波形成形回路のタイムチャートである。
【図７】従来の等電流セルのマトリクスの構成を示す説
明図である。
明図である。
【図８】従来の等電流セルの構成を示す説明図である。
【図９】デコーダの真理値を示す説明図である。
１００ ＤＡＣ １１０ ロウデコーダ １２０ カラムデコーダ １５０ 等電流セル回路 １５１ ２入力ＯＲ素子 １５２ ２入力ＮＡＮＤ素子 １５３ ラッチ回路 １５４ インバータ素子 １５５ インバータ素子 １５９ 電流スイッチ部 Ｑ１ ＰＭＯＳ Ｑ２ ＰＭＯＳ Ｑ３ ＰＭＯＳ Ｃｐ 寄生容量
Claims (5)
- 【請求項１】 半導体集積回路において：電流源を備え
た電流スイッチ部を備えた等電流セルがマトリクス状に
配列された等電流セルマトリクスと；所定数の前記等電
流セルを選択するため，前記等電流セルマトリクスの行
方向を選択する第１のデコーダ回路と；所定数の前記等
電流セルを選択するため，前記等電流セルマトリクスの
列方向を選択する第２のデコーダ回路と；を備え，前記
等電流セルは，前記第１のデコーダの出力信号と前記第
２のデコーダの出力信号との同期をとり，所定の出力信
号を前記電流スイッチ部に出力する記憶回路を備えたこ
とを特徴とする半導体集積回路。 - 【請求項２】 前記記憶回路は，クロック信号に同期し
て信号を出力するラッチ回路から成ることを特徴とす
る，請求項１に記載の半導体集積回路。 - 【請求項３】 前記等電流セルは，前記記憶回路の後段
に，前記記憶回路の出力信号の電位波形を整形する波形
整形回路を備えたことを特徴とする，請求項１または２
に記載の半導体集積装置。 - 【請求項４】 前記波形整形回路は，２入力ＮＯＲ素子
で構成されるＳ−Ｒラッチ回路を備えたことを特徴とす
る，請求項３に記載の半導体集積回路。 - 【請求項５】 前記波形整形回路は，しきい値電圧の異
なる複数のインバータ素子を備えたことを特徴とする，
請求項３に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10231755A JP2000068836A (ja) | 1998-08-18 | 1998-08-18 | 半導体集積回路 |
| US09/722,043 US6473359B1 (en) | 1998-08-18 | 2000-11-27 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10231755A JP2000068836A (ja) | 1998-08-18 | 1998-08-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068836A true JP2000068836A (ja) | 2000-03-03 |
Family
ID=16928535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10231755A Withdrawn JP2000068836A (ja) | 1998-08-18 | 1998-08-18 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6473359B1 (ja) |
| JP (1) | JP2000068836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100615708B1 (ko) | 2005-02-04 | 2006-08-25 | 삼성전자주식회사 | 동일한 동작특성을 가지는 복수개의 트랜지스터를이용하는 디지털/아날로그 컨버터 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7802117B2 (en) * | 2003-09-02 | 2010-09-21 | Henry Wong | Automated power management for electronic devices |
| US20050066204A1 (en) * | 2003-09-02 | 2005-03-24 | Henry Wong | Auto-green power savings on multi-channel transceiver |
| KR101557316B1 (ko) * | 2009-02-13 | 2015-10-19 | 삼성전자주식회사 | 램프 생성기 및 이를 포함하는 이미지 센서 |
| KR102077067B1 (ko) | 2013-06-25 | 2020-02-13 | 삼성전자주식회사 | 램프 신호 생성기 및 이를 포함하는 이미지 센서 |
| US9390792B2 (en) * | 2013-12-23 | 2016-07-12 | Micron Technology, Inc. | Apparatuses, memories, and methods for address decoding and selecting an access line |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3124516A1 (de) * | 1981-06-23 | 1983-05-26 | AEG-Telefunken Nachrichtentechnik GmbH, 7150 Backnang | Anordnung zur verminderung von phasenschwankungen im ausgangstakt von elastischen speichern |
| JP2799712B2 (ja) * | 1988-08-20 | 1998-09-21 | 株式会社日立製作所 | Ｄａ変換器 |
| US5838271A (en) * | 1997-01-31 | 1998-11-17 | Lg Semicon Co., Ltd. | Digital to analog converter and bias circuit therefor for providing weighed currents |
| US5844515A (en) * | 1994-11-04 | 1998-12-01 | Lg Semicon Co., Ltd | Digital to analog converter and bias circuit therefor |
| GB9517791D0 (en) * | 1995-08-31 | 1995-11-01 | Philips Electronics Uk Ltd | Current memory |
-
1998
- 1998-08-18 JP JP10231755A patent/JP2000068836A/ja not_active Withdrawn
-
2000
- 2000-11-27 US US09/722,043 patent/US6473359B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100615708B1 (ko) | 2005-02-04 | 2006-08-25 | 삼성전자주식회사 | 동일한 동작특성을 가지는 복수개의 트랜지스터를이용하는 디지털/아날로그 컨버터 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6473359B1 (en) | 2002-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |