JPH07113850A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07113850A JPH07113850A JP5260811A JP26081193A JPH07113850A JP H07113850 A JPH07113850 A JP H07113850A JP 5260811 A JP5260811 A JP 5260811A JP 26081193 A JP26081193 A JP 26081193A JP H07113850 A JPH07113850 A JP H07113850A
- Authority
- JP
- Japan
- Prior art keywords
- pin
- circuit
- resistance
- integrated circuit
- inspection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路において、内部回路の規模が
大きくなり、ピン数が増加しても実装回路基板上で半田
づけオープン不良検査を容易にすることを目的とする。 【構成】 入力ピン３と出力ピン４が既知の値の抵抗７
でプルアップされているため、内部回路の規模にかかわ
らず単純な抵抗の測定のみで半田づけオープン不良を検
査することができる。
大きくなり、ピン数が増加しても実装回路基板上で半田
づけオープン不良検査を容易にすることを目的とする。 【構成】 入力ピン３と出力ピン４が既知の値の抵抗７
でプルアップされているため、内部回路の規模にかかわ
らず単純な抵抗の測定のみで半田づけオープン不良を検
査することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路およびこ
れらを実装した回路基板を正確に検査するための検査技
術に関するものである。
れらを実装した回路基板を正確に検査するための検査技
術に関するものである。
【０００２】
【従来の技術】近年、電子機器の小型軽量化、高機能化
は著しいものがあり、それにともなう回路実装技術及び
集積回路の集積度も飛躍的に向上してきた。そのために
これらの回路の検査方法の開発も同時に進んできてい
る。検査において故障箇所を特定する場合においても、
回路規模が小さくまたアナログ中心である場合は回路全
体が実動作中に信号ラインを波形モニターするなどの方
法で特定できる場合が多かったが、ディジタル化が進み
さらに高機能化され回路規模も大きくなった近年におい
ては回路全体の検査での故障箇所の特定が非常に困難に
なってきた。そのため検査方法も回路全体を検査する方
法から個々の回路構成部品を検査する方法に移りつつあ
るのが現状である。たとえば半田づけオープン不良を検
査する場合でも抵抗やコンデンサなどのディスクリート
部品は電源を供給しない状態で個々の部品にごく弱い信
号を与えて値を測定し、また半導体集積回路などは電源
を供給しながら個々に動作レベルでの入力テストパター
ンを与えて出力パターンを期待値と比較する方法が一般
的である。
は著しいものがあり、それにともなう回路実装技術及び
集積回路の集積度も飛躍的に向上してきた。そのために
これらの回路の検査方法の開発も同時に進んできてい
る。検査において故障箇所を特定する場合においても、
回路規模が小さくまたアナログ中心である場合は回路全
体が実動作中に信号ラインを波形モニターするなどの方
法で特定できる場合が多かったが、ディジタル化が進み
さらに高機能化され回路規模も大きくなった近年におい
ては回路全体の検査での故障箇所の特定が非常に困難に
なってきた。そのため検査方法も回路全体を検査する方
法から個々の回路構成部品を検査する方法に移りつつあ
るのが現状である。たとえば半田づけオープン不良を検
査する場合でも抵抗やコンデンサなどのディスクリート
部品は電源を供給しない状態で個々の部品にごく弱い信
号を与えて値を測定し、また半導体集積回路などは電源
を供給しながら個々に動作レベルでの入力テストパター
ンを与えて出力パターンを期待値と比較する方法が一般
的である。
【０００３】
【発明が解決しようとする課題】しかしながら半導体集
積回路の検査は回路規模が大きくなり入出力ピン数が増
加するにつれて、テストパターンの作成が困難になり、
長い検査開発期間が必要か、もしくは検査率が低下す
る。また多くのテスト用ドライバー、レシーバーを用意
する必要が生じるため、検査コストが増大する。
積回路の検査は回路規模が大きくなり入出力ピン数が増
加するにつれて、テストパターンの作成が困難になり、
長い検査開発期間が必要か、もしくは検査率が低下す
る。また多くのテスト用ドライバー、レシーバーを用意
する必要が生じるため、検査コストが増大する。
【０００４】本発明は上記従来の問題点を解決するもの
で、回路規模が大きくなっても容易に検査できる半導体
集積回路を提供するものである。
で、回路規模が大きくなっても容易に検査できる半導体
集積回路を提供するものである。
【０００５】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体集積回路は、入出力ピンと内部回路の
間に誤差がプラスマイナス３３％以内の既知の値のプル
アップもしくはプルダウン抵抗を設けている。
に本発明の半導体集積回路は、入出力ピンと内部回路の
間に誤差がプラスマイナス３３％以内の既知の値のプル
アップもしくはプルダウン抵抗を設けている。
【０００６】
【作用】この構成により半導体集積回路の半田づけオー
プン不良の検査は、単純な抵抗の測定と同じ方法でよい
ため、内部回路の規模が大きくなっても容易に検査でき
る。
プン不良の検査は、単純な抵抗の測定と同じ方法でよい
ため、内部回路の規模が大きくなっても容易に検査でき
る。
【０００７】
（実施例１）以下本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【０００８】図１（ａ）は本発明の実施例の半導体集積
回路の内部説明図である。図１（ａ）において、１はパ
ッケージ、２は内部回路、３は入力ピン、４は出力ピ
ン、５は電源ピン、６はグランドピン、７は入出力ピン
をプルアップしている抵抗である。このとき抵抗７は既
知の値の抵抗値を持ち、誤差はプラスマイナス３３％以
内のものである。次に本発明の半導体集積回路を回路基
板に実装したときの検査方法について説明する。
回路の内部説明図である。図１（ａ）において、１はパ
ッケージ、２は内部回路、３は入力ピン、４は出力ピ
ン、５は電源ピン、６はグランドピン、７は入出力ピン
をプルアップしている抵抗である。このとき抵抗７は既
知の値の抵抗値を持ち、誤差はプラスマイナス３３％以
内のものである。次に本発明の半導体集積回路を回路基
板に実装したときの検査方法について説明する。
【０００９】図１（ｂ）は本発明の実施例の半導体集積
回路の検査説明図である。図１（ｂ）では本発明の実施
例の集積回路ＡとＢを回路基板上に実装した場合を示し
ている。検査時は電源を供給しないで検査用入力信号の
約０．１Ｖのみ与えるため、半導体で構成された内部回
路にはほとんど電流が流れ込まないことになり、内部回
路は無視できる。そうすると半導体集積回路の内部は図
のように単純な抵抗の組み合わせ回路と考えることがで
きる。検査は十分精度の良いオペアンプを使用し十分精
度の高いリファレンス抵抗と比較する方法などを用いて
抵抗値を測定する。ここで使用した抵抗の値がｒで、す
べて同じものを使用したとして、測定値がＲとすると、
まず一方が解放状態になっている入力ピン３の検査は、
ポイントａ，ｃ間を測定し、正常であれば測定値Ｒ＝ｒ
となる。またピンどうしがつながっている場合の検査、
例えば出力ピン４と入力ピン３’の場合は、ポイント
ａ，ｂ間を測定し、正常であれば測定値Ｒ＝ｒ／２とな
る。また電源ピンも、単一であればこのとき検査された
ことになる。ここで出力ピン４と入力ピン３’のよう
に、ピン対ピンが１対１で接続されているとき、抵抗値
ｒの誤差はプラスマイナス３３％以内でないと正確に良
否判定ができない。例えば抵抗値ｒが１ｋオームとして
誤差をプラスマイナス４０％含んでいるとすると、回路
が正常であればポイントａ，ｂ間の測定値はＲ＝３００
〜７００オームとなり、そして出力ピン４か入力ピン
３’のどちらかがオープンの場合は測定値Ｒ＝６００〜
１４００オームとなるため、正常か不良かが判断できな
い場合が発生する。そのため回路構成で特に多いピン対
ピンが１対１に接続されている場所を検査するためには
少なくともプラスマイナス３３％以内の誤差にする必要
がある。そしてさらに回路が分岐している場合は抵抗の
精度もさらに上げる必要がある。
回路の検査説明図である。図１（ｂ）では本発明の実施
例の集積回路ＡとＢを回路基板上に実装した場合を示し
ている。検査時は電源を供給しないで検査用入力信号の
約０．１Ｖのみ与えるため、半導体で構成された内部回
路にはほとんど電流が流れ込まないことになり、内部回
路は無視できる。そうすると半導体集積回路の内部は図
のように単純な抵抗の組み合わせ回路と考えることがで
きる。検査は十分精度の良いオペアンプを使用し十分精
度の高いリファレンス抵抗と比較する方法などを用いて
抵抗値を測定する。ここで使用した抵抗の値がｒで、す
べて同じものを使用したとして、測定値がＲとすると、
まず一方が解放状態になっている入力ピン３の検査は、
ポイントａ，ｃ間を測定し、正常であれば測定値Ｒ＝ｒ
となる。またピンどうしがつながっている場合の検査、
例えば出力ピン４と入力ピン３’の場合は、ポイント
ａ，ｂ間を測定し、正常であれば測定値Ｒ＝ｒ／２とな
る。また電源ピンも、単一であればこのとき検査された
ことになる。ここで出力ピン４と入力ピン３’のよう
に、ピン対ピンが１対１で接続されているとき、抵抗値
ｒの誤差はプラスマイナス３３％以内でないと正確に良
否判定ができない。例えば抵抗値ｒが１ｋオームとして
誤差をプラスマイナス４０％含んでいるとすると、回路
が正常であればポイントａ，ｂ間の測定値はＲ＝３００
〜７００オームとなり、そして出力ピン４か入力ピン
３’のどちらかがオープンの場合は測定値Ｒ＝６００〜
１４００オームとなるため、正常か不良かが判断できな
い場合が発生する。そのため回路構成で特に多いピン対
ピンが１対１に接続されている場所を検査するためには
少なくともプラスマイナス３３％以内の誤差にする必要
がある。そしてさらに回路が分岐している場合は抵抗の
精度もさらに上げる必要がある。
【００１０】以上のように本実施例によれば、図１
（ａ）の如く入力ピン３と出力ピン４が既知の値の抵抗
７でプルアップされているため、内部回路の内容にかか
わらず単純な抵抗の測定のみで半田づけオープン不良を
検査することができる。
（ａ）の如く入力ピン３と出力ピン４が既知の値の抵抗
７でプルアップされているため、内部回路の内容にかか
わらず単純な抵抗の測定のみで半田づけオープン不良を
検査することができる。
【００１１】なお、実施例では抵抗をプルアップとして
設けたが、一部または全部をプルダウンとして設けても
よい。そして実施例では同じ値の抵抗を使用したが、場
所ごとに抵抗値を変えることによりさらに不良のピンを
特定しやすくなる。
設けたが、一部または全部をプルダウンとして設けても
よい。そして実施例では同じ値の抵抗を使用したが、場
所ごとに抵抗値を変えることによりさらに不良のピンを
特定しやすくなる。
【００１２】
【発明の効果】以上のように本発明の半導体集積回路は
入出力ピンと内部回路の間に既知の値のプルアップもし
くはプルダウン抵抗を配しているため、内部回路の規模
が大きくなっても半田づけオープン不良を容易に検査で
きる。
入出力ピンと内部回路の間に既知の値のプルアップもし
くはプルダウン抵抗を配しているため、内部回路の規模
が大きくなっても半田づけオープン不良を容易に検査で
きる。
【図１】（ａ）本発明の実施例の半導体集積回路の内部
説明図 （ｂ）本発明の実施例の半導体集積回路の検査説明図
説明図 （ｂ）本発明の実施例の半導体集積回路の検査説明図
１ パッケージ ２ 内部回路 ３、３’ 入力ピン ４ 出力ピン ５ 電源ピン ６ グランドピン ７ 抵抗
Claims (2)
- 【請求項１】 入出力ピンと内部回路の間に既知の値の
プルアップ、もしくはプルダウン抵抗を設けたことを特
徴とする半導体集積回路。 - 【請求項２】 設けられた抵抗値の許容誤差が、プラス
マイナス３３％以内であることを特徴とする、請求項１
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5260811A JPH07113850A (ja) | 1993-10-19 | 1993-10-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5260811A JPH07113850A (ja) | 1993-10-19 | 1993-10-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07113850A true JPH07113850A (ja) | 1995-05-02 |
Family
ID=17353089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5260811A Pending JPH07113850A (ja) | 1993-10-19 | 1993-10-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113850A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013077842A (ja) * | 2013-01-17 | 2013-04-25 | Dainippon Printing Co Ltd | 配線板、配線板の検査方法 |
| WO2017207352A1 (en) * | 2016-06-01 | 2017-12-07 | Philips Lighting Holding B.V. | Error detection on integrated circuit input/output pins |
| CN109564265A (zh) * | 2016-06-01 | 2019-04-02 | 飞利浦照明控股有限公司 | 集成电路输入/输出引脚上的错误检测 |
-
1993
- 1993-10-19 JP JP5260811A patent/JPH07113850A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013077842A (ja) * | 2013-01-17 | 2013-04-25 | Dainippon Printing Co Ltd | 配線板、配線板の検査方法 |
| WO2017207352A1 (en) * | 2016-06-01 | 2017-12-07 | Philips Lighting Holding B.V. | Error detection on integrated circuit input/output pins |
| CN109564265A (zh) * | 2016-06-01 | 2019-04-02 | 飞利浦照明控股有限公司 | 集成电路输入/输出引脚上的错误检测 |
| CN109564265B (zh) * | 2016-06-01 | 2021-08-10 | 昕诺飞控股有限公司 | 集成电路输入/输出引脚上的错误检测 |
| US11467211B2 (en) | 2016-06-01 | 2022-10-11 | Signify Holding B.V. | Error detection on integrated circuit input/output pins |
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