JPH10253715A - 半導体試験装置診断用回路および半導体試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体試験装置における信号伝達系統の接続
状態を事前にチェック可能とする。 【解決手段】 診断用デバイス１０は、半導体試験装置
２０の試験対象となる半導体回路と同等のパッケージ１
１内に実装される。半導体試験装置２０からは、基本ク
ロック信号ＣＬＫがクロック入力端子１７に与えられ、
クロック出力端子１８からは基準クロック信号／ＣＬＫ
が導出される場合には、クロック系は正常であると判断
される。信号端子２１〜２ｎ同士あるいはクロック入力
端子１７やクロック出力端子１８との間でショートが発
生していると、ＩＤＤＱ回路１４によって検出され、ク
ロック出力端子１８からはハイレベルの判定信号が導出
される。信号端子２１〜２ｎあるいはクロック出力端子
１８から信号が導出されないときには、オープン異常で
あると判断され、波形が鈍る場合には接触抵抗が大きい
と判断される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体回路の試験
を行う半導体試験装置のソケットなどに接触異常が生じ
ていないことを事前に診断することができる半導体試験
装置診断用回路およびそれを用いる半導体試験方法に関
する。

【０００２】

【従来の技術】従来から、図８に示すような方式で、半
導体集積回路などの電気的な特性試験が行われている。
試験対象となる被測定半導体集積回路（以下、Device U
nderTest から「ＤＵＴ」と略称する）１は、そのパッ
ケージに適合するソケット２に装着される。ソケット２
はパフォーマンス用ボード３を介してテストヘッド４に
電気的に接続される。パフォーマンス用ボード３はテス
トヘッド４および伝送ケーブル５を介してテスタ本体６
に接続される。ＤＵＴ１は、ソケット２、パフォーマン
ス用ボード３、テストヘッド４、伝送ケーブル５および
テスタ本体６から構成される半導体試験装置７を構成す
る。ＤＵＴ１の試験を正しく行うためには、テスタ本体
６からＤＵＴ１までの信号伝達系統にオープン（断
線）、ショート（短絡）、あるいは接触抵抗などの抵抗
成分の増大等の異常がないことが必須である。したがっ
て、半導体試験装置７を用いて半導体集積回路などの量
産試験を行う前には、信号伝達系統に異常がないことを
確認し、異常があれば修正した後で実際のＤＵＴ１につ
いての試験を行う必要がある。

【０００３】信号系統の接続状態を診断する方法として
は、テストヘッド４にパフォーマンス用ボード３の代わ
りに診断用ボードを装着し、テスタ本体６から診断用の
信号を与えてチェックを行う。診断用ボードでは、テス
トヘッド４に取出されるテスタ本体６からの入出力信号
を、種々の組合わせで接続し、伝送ケーブル５およびテ
ストヘッド４の異常を検出する。

【０００４】半導体試験装置７が、高性能ＬＳＩテスタ
であれば、ＴＤＲ（Time DomainReflectometry）手法を
用い、ソケット２の先端まで接続状態の異常を検出して
保障するキャリブレーションを行うことができるけれど
も、ソケット２とＤＵＴ１との間の接触部分の異常につ
いては検出することが困難である。

【０００５】また、特開平４−３０２４５３には、パフ
ォーマンス用ボード３に相当するテスト用ボードにダイ
オードと切換えスイッチとを設け、ＬＳＩテスタの電流
印加および電圧測定の機能を用いて、ＬＳＩテスタのポ
ゴピンとパフォーマンス用ボードが良好な接続状態とな
っているか否かを自動的に測定する先行技術が開示され
ている。

【０００６】

【発明が解決しようとする課題】図８の半導体試験装置
７で、パフォーマンス用ボード３の代わりに診断用ボー
ドを装着して信号伝達経路の接続状態をチェックして
も、パフォーマンス用ボード３とソケット２、あるいは
ソケット２とＤＵＴ１との間の接続状態の異常を検出す
ることはできない。高性能ＬＳＩテスタでＴＤＲ手法を
用いても、ソケット２とＤＵＴ１との間の接触部分の異
常についての検出は困難である。さらに特開平４−３０
２４５３の先行技術でも、パフォーマンス用ボード３と
ソケット２間の断線や、ソケット２とＤＵＴ１との間の
接触状態の劣化などについては、何等診断することがで
きない。

【０００７】このように、従来の半導体試験装置７で
は、テスタ本体６からＤＵＴ１までの信号伝達ラインの
異常を完全にチェックすることができないので、パフォ
ーマンス用ボード３やソケット２などの測定用治具の劣
化によって正常な測定を行うことができなくなる恐れが
ある。正常な測定が損なわれると、歩留まり低下をもた
らし、ひいては良品であるＤＵＴ１も不良として測定さ
れてしまう場合も生じてくる。また良品であることを最
終的に確認するまでに時間を要し、試験時間が長くなっ
て生産性が低下する恐れもある。

【０００８】本発明の目的は、半導体回路の試験用信号
の伝達系統の接続状態を事前に確認し、試験対象の半導
体回路に対する正常な測定環境条件を短時間で提供する
ことができる半導体試験装置診断用回路および半導体試
験方法を提供することである。

【０００９】

【課題を解決するための手段】本発明は、半導体試験装
置の試験対象となる半導体回路のパッケージと同等で、
電源端子、クロック入力端子、クロック出力端子および
複数の信号端子を備えるパッケージと、パッケージ内に
実装され、電源端子を介して与えられる電源電流を検出
し、基準値を超える異常が生じているか否かを判定する
電流判定回路と、パッケージ内に実装され、クロック入
力端子を介して与えられる基本クロック信号に同期し
て、予め設定されるシーケンスに従い、信号端子をハイ
インピーダンス状態とし、または信号端子からパルス出
力信号を導出するパルス発生回路と、電流判定回路から
の出力に応答し、異常と判定されないときには基本クロ
ック信号を遅延させた基準クロック信号を、異常と判定
されるときには基本クロック信号に同期して一定レベル
を保つ判定信号を、クロック出力端子からそれぞれ導出
する基準クロック回路とを含むことを特徴とする半導体
試験装置診断用回路である。本発明に従えば、半導体試
験装置の試験対象となる半導体回路のパッケージと同等
のパッケージ内に、電流判定回路、パルス発生回路およ
び基準クロック回路が実装される。電流判定回路は、電
源端子を介して与えられる電源電流を検出し、基準値を
超える異常が生じているか否かを判定する。パルス発生
回路は、クロック入力端子を介して与えられる基本クロ
ック信号に同期して、予め設定されるシーケンスに従
い、複数の信号端子をハイインピーダンス状態とする
か、信号端子からパルス出力信号を導出する。基準クロ
ック回路は、電流判定回路からの出力に応答し、電源電
流が異常と判定されないときには基本クロック信号を遅
延させた基準クロック信号をクロック出力端子から導出
する。電流判定回路が電源電流を異常と判定するときに
は、基準クロック回路は基本クロック信号に同期して一
定レベルを保つ判定信号をクロック出力端子から導出す
る。半導体試験装置から半導体試験装置用診断回路に電
源および基本クロック信号を与え、クロック出力端子お
よび信号端子からの出力信号をチェックすることによっ
て、半導体試験装置のソケットと半導体試験装置診断用
回路の電源端子、クロック入力端子、クロック出力端子
および信号端子との間の接続状態が正常であるか否かを
確認することができる。

【００１０】また本発明で前記電流判定回路、前記パル
ス発生回路および前記基準クロック回路は、同一の半導
体基板上にＣＭＯＳ集積回路として形成されることを特
徴とする。本発明に従えば、半導体試験装置診断用回路
は半導体基板上にＣＭＯＳ集積回路として形成されるの
で、小型化することができ、半導体試験装置の検査対象
となる半導体回路と同様のパッケージに容易に実装する
ことができる。ＣＭＯＳ集積回路として形成されるの
で、静止電源電流ＩＤＤＱを測定し、接続状態の異常を
容易に検出することができる。半導体基板上に集積回路
として形成されても、パッケージの端子との間のボンデ
ィングワイヤ接続などを変更することによって、種々の
接続状態を実現することができる。

【００１１】また本発明で前記電流判定回路は、電源端
子を介して供給される電流を検出するための検出抵抗
と、検出抵抗の両端に発生する電圧を増幅する差動アン
プと、差動アンプの出力を、予め電流判定基準値に対応
して設定される基準レベルと比較するコンパレータとを
含み、前記基準クロック回路は、コンパレータの出力が
データ入力に与えられ、前記基本クロック信号がクロッ
ク入力に与えられるＤフリップフロップと、基本クロッ
ク信号を予め定める時間だけ遅延させて反転させる遅延
回路と、Ｄフリップフロップからの出力および遅延回路
からの出力に応答し、論理和を出力するＯＲゲートとを
含むことを特徴とする。本発明に従えば、検出抵抗に電
源端子を介して供給される電流が流れると、両端には電
流に対応する電圧が発生する。差動アンプは、検出抵抗
の両端の電圧を増幅し、コンパレータは差動アンプによ
って増幅された電圧を電流判定基準値に対応して設定さ
れる基準レベルと比較する。電源から供給される電流が
電流判定基準値を超えると、コンパレータの出力レベル
が変化し、電流判定結果を表すことができる。基準クロ
ック回路のＤフリップフロップは、コンパレータの出力
がデータ入力に与えられ、基本クロック信号がクロック
入力に与えられるので、クロック入力に同期してコンパ
レータの出力に従って変化する信号を導出する。基本ク
ロック信号は遅延回路によって予め定める時間だけ遅延
され、反転されて、ＯＲゲートにＤフリップフロップか
らの出力とともに与えられる。Ｄフリップフロップから
の出力が論理値０であれば、ＯＲゲートからは基本クロ
ック信号を遅延回路によって遅延させた基準クロック信
号が導出される。Ｄフリップフロップの出力が論理値１
であれば、ＯＲゲートからは基本クロック信号にかかわ
らず論理値１の出力が判定信号として導出される。コン
パレータが論理値１の出力となるのは、端子にショート
が生じているときであり、接続状態の異常を検出するこ
とができる。

【００１２】また本発明は、温度検出回路を含むことを
特徴とする。本発明に従えば、温度検出用回路も組込ま
れているので、温度環境設定装置などの異常を実際の半
導体回路の試験前に検知することができる。

【００１３】さらに本発明は、前述の半導体試験装置診
断用回路を、半導体試験装置の試験用ソケットに装着
し、半導体試験装置から半導体試験装置診断用回路に電
源および基本クロック信号を与え、前記基準クロック回
路から前記判定信号ではなく前記基準クロック信号が導
出され、かつ前記パルス発生回路からのパルス出力信号
に異常が生じないことで、電気的接続状態が正常である
ことを確認し、その後に、試験用ソケットに試験対象の
半導体回路を装着して試験を行うことを特徴とする半導
体試験方法である。本発明に従えば、半導体試験装置に
よって試験対象の半導体回路の試験を行う前に、試験用
ソケットに半導体試験装置診断用回路を装着する。半導
体試験装置から半導体試験装置診断用回路に電源および
基本クロック信号を与えると、試験用ソケットとパッケ
ージとの間の接続状態が正常であれば、クロック出力端
子からは基準クロック信号が導出され、各信号端子から
はパルス発生回路からのパルス出力信号が導出される。
試験用ソケットと半導体装置診断用回路のパッケージと
の接続状態が正常であることを確認してから試験対象の
半導体回路の試験を行うので、容易かつ短時間で半導体
試験装置の接続状態の診断を行うことができ、正常な測
定環境条件下で試験対象となる半導体回路の試験を行う
ことができる。

【００１４】また本発明の前記電気的接続状態の確認で
は、クロック系チェック段階として、全部の信号端子を
ハイインピーダンス状態にして、前記判定信号が導出さ
れれば、基本クロック信号または基準クロック信号の接
続状態に異常があると判断し、オープンチェック段階と
して、パルス発生回路からのパルス出力信号を全部同一
に変化させるときに、異なる信号を検出する信号端子の
接続状態にオープン異常があると判断し、ショートチェ
ック段階として、パルス発生回路からのパルス出力信号
を、１つの信号端子を基本クロック信号に同期して順次
的に選択しながら、選択された信号端子の出力レベルを
他の信号端子の出力レベルとは異ならせるときに判定信
号が導出され、かつオープンチェック段階で判定信号が
導出されているときは、クロック入力端子と選択された
信号端子との間がショートとしている異常があると判断
し、オープンチェック段階で判定信号が導出されず、か
つ異なる信号端子が選択されているときに判定信号が導
出されるときは、信号端子間でショートしている異常が
あると判断し、各段階で異常がないと判断されるとき
に、正常であると確認することを特徴とする。本発明に
従えば、半導体試験装置診断用回路内のパルス発生回路
から予め設定されるシーケンスに従って出力されるパル
ス出力信号に基づく、半導体試験装置の試験用ソケット
と半導体試験装置用診断回路のパッケージとの間の接続
状態について、オープンチェックによるオープン異常の
有無の判断、ショートチェックによるクロック入力端子
と信号端子のいずれかとのショート異常または信号端子
同士のショート異常の生じていないことの判断を行い、
接続状態が正常であることを確実に確認してから半導体
回路の試験を行うことができる。

【００１５】また本発明で前記試験用ソケットに異常が
生じていないことの確認として、前記パルス発生回路か
らのパルス出力の立上がり時間を検出して、接触不良チ
ェックを行うことを特徴とする。本発明に従えば、パル
ス発生回路からのパルス出力信号の立上がり時間を検出
するので、信号端子と試験用ソケットとの間に接触不良
などによる電気抵抗の増大が生じていれば、パルス出力
信号の立上がりが遅れるので容易に検出し、接続異常が
生じていることを容易に確認することができる。

【００１６】

【発明の実施の形態】図１は、本発明の実施の一形態の
概略的な電気的構成を示す。半導体試験装置診断用回路
である診断用デバイス１０は、パッケージ１１内に実装
される。パッケージ１１には、電源端子として電源接続
端子１２および接地端子１３が備えられる。電源接続端
子１２から供給される電源電流が、過大となるか否かは
電流判定回路であるＩＤＤＱ回路１４によって判定され
る。パッケージ１１内には、ＩＤＤＱ回路１４の外に、
基準クロック回路１５およびパルス発生回路１６も実装
される。基準クロック回路１５には、パッケージ１１に
備えられるクロック入力端子１７から基本クロック信号
ＣＬＫが入力される。基準クロック回路１５からは、ク
ロック出力端子１８を介して基本クロック信号ＣＬＫを
ほぼ反転した状態の基準クロック信号／ＣＬＫが通常は
導出される。診断用デバイス１０は、信号伝送ケーブル
１９を介して半導体試験装置２０と電気的に接続され
る。診断用デバイス１０には複数の信号端子２１〜２ｎ
も備えられ、試験用パルス発生回路３０からのパルス出
力信号をバッファ回路３１〜３ｎを介してそれぞれ導出
する。

【００１７】診断用デバイス１０の内部構成を簡略化し
て示すと図２に示すようになる。このような診断用デバ
イス１０は、同一のＣＭＯＳ半導体基板上にＩＤＤＱ回
路１４、基準クロック回路１５およびパルス発生回路１
６を集積回路として形成することができる。ＩＤＤＱ回
路１４は、静止電源電流を検出する。パッケージ１１
は、半導体試験装置２０によって試験する半導体集積回
路と同一形態パッケージとする。ただし、端子の数や位
置については同一状態である必要があるけれども、端子
の役割については必ずしも同一でなくてもよい。また同
一の診断用デバイス１０を形成している半導体集積回路
のチップを、異なるパッケージに実装して、チップと端
子との電気的接続を行うワイヤボンディングなどで結線
状態を調整すれば、同一の半導体チップで多くの種類の
診断用デバイス１０を実現することができる。

【００１８】図１のＩＤＤＱ回路１４内には、電源接続
端子１２から供給される電流を検出する検出抵抗４０
と、電源接続端子１２と接地端子１３との間に直列に接
続される分圧抵抗４１，４２が含まれる。電源電流によ
って検出抵抗４０の両端に発生する電圧は差動アンプ４
３によって増幅され、コンパレータ４４によって、分圧
抵抗４１，４２から得られる基準電圧レベルと比較され
る。

【００１９】ＩＤＤＱ回路１４で電源電流の変化に基づ
いて良否判定する基準値を５μＡと想定すると、電源電
流が５μＡ流れるときに検出抵抗４０の両端に発生し、
差動アンプ４３によって増幅されて出力される電圧が
０．５Ｖとなるようにするとき、分圧抵抗４１，４２に
よって得られる基準電圧Ｖｒｅｆ値は０．５Ｖとすれば
よい。

【００２０】基準クロック回路１５内には、遅延回路５
０として３段の遅延素子５１，５２，５３とインバータ
５４との直列回路が含まれる。遅延素子５１〜５３で
は、１段当たり一定の時間だけ入力信号を遅延させて出
力させる。インバータ５４でも、入力信号を反転させる
とともに一定時間遅延させる。したがって遅延回路５０
では入力される基本クロック信号ＣＬＫを一定時間遅延
し、しかも論理的に反転させて出力する。基本クロック
信号ＣＬＫはＤフリップフロップ５５のクロック入力Ｃ
Ｋにも与えられ、立上がりエッジでデータ入力Ｄに与え
られているコンパレータ４４の出力をラッチする。遅延
回路５０の出力とＤフリップフロップ５５の出力Ｑと
は、２入力ＯＲゲート５６の一対の入力端子にそれぞれ
与えられる。差動アンプ４３が電源電流の異常を検出し
ていないときには、Ｄフリップフロップ５５の出力Ｑは
常に論理０に対応するローレベルであり、ＯＲゲート５
６の出力としてクロック出力端子１８から導出される信
号は、クロック入力端子１７に半導体試験装置２０から
与えられる基本クロック信号ＣＬＫと一定の位相差を保
って変化する基準クロック信号／ＣＬＫとなる。

【００２１】図３〜図６は、図１の半導体試験装置２０
から診断用デバイス１０に基本クロック信号ＣＬＫおよ
び電流を供給するときの診断用デバイス１０内の各部の
動作波形を示す。診断用デバイス１０の動作は基本クロ
ック信号ＣＬＫに同期して行われ、図１のＤフリップフ
ロップ５５は基本クロック信号ＣＬＫの立上がりエッジ
ＣＫのタイミングでデータ入力Ｄをラッチして取込む。
試験用パルス発生回路１０からは、信号端子２１，２
２，…，２ｎを介してパルス出力信号Ｓ１，Ｓ２，…，
Ｓｎが導出される。図１に示す診断用デバイス１０は、
ＣＭＯＳ半導体集積回路として構成されるので静止状態
の電源電流はきわめて小さく、状態が遷移するときのみ
大きな電源電流がパルス状に流れる。状態遷移は、基本
クロック信号ＣＬＫの立上がりエッジまたは立下がりエ
ッジよりも少し遅れて発生する。接続状態が正常であれ
ば、ＩＤＤＱ回路１４の出力（Ｄ）は小さな値であり、
クロック信号ＣＬＫの立上がり時点ではローレベルであ
るので、Ｄフリップフロップ５５の出力Ｑはローレベル
（Ｌ）である。クロック出力端子１８から導出される基
準クロック信号／ＣＬＫは、基本クロック信号ＣＬＫか
ら遅れてしかも反転して導出される。

【００２２】図３は正常な場合の波形を示す。図１の試
験用パルス発生回路３０は、最初の２サイクルの期間Ａ
で、バッファ回路３１〜３ｎの出力をハイインピーダン
ス状態とする。この期間Ａでは、クロック系のショート
異常を確認する。基本クロック信号ＣＬＫの３サイクル
目と４サイクル目では、試験用パルス発生回路３０から
パルス出力信号として導出されるすべての信号Ｓ１，Ｓ
２，…Ｓｎがハイレベルおよびローレベルとなるように
それぞれ導出される。この期間Ｂは、クロック入力端子
１７と他の信号端子２１〜２ｎとの間のショートを判定
する期間である。基本クロック信号ＣＬＫの５サイクル
目からｎサイクル目までは、試験用パルス発生回路３０
から導出される１つのパルス出力信号Ｓ１〜Ｓｎがハイ
レベルで他はローレベルになるような時系列的に変化す
るパルス出力信号を発生する。このような信号発生を行
う試験用パルス発生回路３０は、シフトレジスタなどを
含む比較的単純なシーケンス回路として実現することが
できる。

【００２３】期間Ａで、クロック入力端子１７あるいは
クロック出力端子１８が、信号端子２１〜２ｎのいずれ
かとショートしていても、信号端子２１がハイインピー
ダンスであるので、クロック系の動作確認は可能であ
る。またこの期間Ａに電源電流の異常が検出されなけれ
ば、クロック入力端子１７からクロック出力端子１８間
のショートはないと判断することができる。期間Ｂで信
号端子２１〜２ｎがすべてハイレベルの期間に電源電流
の異常が検出されれば、クロック入力端子１７と他のい
ずれかの信号端子２１〜２ｎとの間でショートが生じて
おり、信号端子２１〜２ｎがすべてローレベルの期間に
電源電流の異常が検出されればクロック出力端子１８と
他のいずれかの信号端子２１〜２ｎとでショート異常が
生じていると判断することができる。期間Ｃで、電源電
流に異常が検出されると、そのときハイレベルが導出さ
れている信号端子にショート異常が生じていることが判
る。

【００２４】図４はクロック入力端子１７とパルス出力
信号Ｓ３を導出する信号端子２３との間でショートが生
じている場合のタイミングを示す。期間Ｂのパルス出力
信号Ｓ１〜Ｓｎがすべてハイレベルで基本クロック信号
ＣＬＫがローレベルの間、クロック出力端子１８から判
定信号が導出される。期間Ｃでパルス出力信号Ｓ３がハ
イレベルを出力している期間に、基本クロック信号ＣＬ
Ｋがローレベルの間、判定信号が導出されるので、斜線
を施して示すタイミングで電源電流の異常が発生してい
ることが判る。すなわち、アドレス３とアドレス７とで
クロック出力端子１８から基準クロック信号／ＣＬＫで
はなくハイレベルの判定信号が導出されるので、クロッ
ク入力端子１８と信号端子２３との間でショート異常が
生じているのを検出することができる。

【００２５】図５は、パルス出力信号Ｓ１とパルス出力
信号Ｓ４との間でショートが生じている場合のタイミン
グを示す。出力端子２１〜２ｎ間でショートが生じてお
り、クロック入力端子１７やクロック出力端子１８との
間ではショートは生じていないので、期間Ｃでのみクロ
ック出力端子１８からハイレベルの判定信号が導出され
る。

【００２６】図６は、ショートやオープンの接触不良は
生じていないけれども、パルス出力信号Ｓ２とパルス出
力信号Ｓ４に関連する接続状態が、接触不良を含む場合
の波形を示す。測定用ソケットなどの治具の接触部の酸
化や汚れで診断用デバイス１０と半導体試験装置との間
の接続状態が悪くなると、その信号伝達経路に抵抗成分
が形成され、信号波形が鈍って立上がり時間が遅れる。
各信号の出力波形の立上がり時間を検出するなどの方法
によって、治具の劣化や汚れなどを検出することができ
る。

【００２７】図７は、図１に示す診断用デバイス１０を
用いて半導体試験装置２０により試験すべき半導体回路
の試験を行う前に試験用ソケットなどの治具の診断を行
う手順を示す。ステップａ１で診断用デバイス１０を試
験用ソケットに装着し、診断用デバイスセットを行う。
ステップａ２では図３〜図６に示すＡの期間で、基準ク
ロック信号に基づいてクロック系の入出力（Ｉ／Ｏ）チ
ェックを行う。合格（ＰＡＳＳ）すれば、ステップａ３
で図３〜図６の期間Ｂでの全出力変化によるオープンチ
ェックを行う。合格すればステップａ４で、図３〜図６
の期間Ｃでの全出力ショートチェックを行う。合格すれ
ばステップａ５で、図６に示すように、全出力について
接触不良チェックを行う。合格すればステップａ６で事
前の診断を完了し、実際の試験対象となる半導体回路に
対する実デバイステストの開始が可能となる。

【００２８】ステップａ２で、クロック系のチェックが
不合格（ＮＧ）であるときには、配線状態をチェック
し、不具合を修理した後でステップａ２に戻る。ステッ
プａ３で、出力オープン不良と判定されるときには、ス
テップａ８で配線チェックと不具合箇所の修理を行い、
ステップａ２に戻る。ステップａ４でショート異常と判
定されるときには、ステップａ９で配線チェックと修理
とを行い、ステップａ２に戻る。ステップａ５で接触不
良と判定されるときには、ステップａ１０で修理や汚れ
箇所の洗浄あるいは交換を行い、ステップａ２に戻る。
なお、ステップａ８、ステップａ９、ステップａ１０で
ステップａ２戻らず、それぞれステップａ３、ステップ
ａ４、ステップａ５に戻るようにすることもできる。

【００２９】このような診断動作によって、試験用ソケ
ットなどの治具の不具合箇所の発見や修理が容易にな
る。また接触部の酸化や汚れによる接触抵抗の強化など
の状態も判定することができ、正確な試験を実施するこ
とが可能となるとともに、安定した試験を実施すること
ができ、歩留まりも向上させることができる。

【００３０】また、診断用デバイス１０内に温度検出用
の回路を組込むこともできる。温度検出回路を組込むこ
とによって、生産時の試験実施状態での正確な温度検出
も可能となり、温度環境設定装置の異常も実際の試験対
象での試験の事前に検知することができる。

【００３１】

【発明の効果】以上のように本発明によれば、半導体試
験装置診断用回路からは、半導体試験装置の試験用ソケ
ットと試験対象の半導体回路のパッケージの端子との間
の接触状態が正常であるか異常であるかを確認すること
ができる信号が出力されるので、試験用ソケットに装着
するだけで容易に事前チェックを迅速に行うことができ
る。半導体回路の試験を行う場合の治具の劣化や接触不
良を事前に診断することができるので、歩留まりの低下
を防ぎ、半導体回路についての信頼性の高い試験を行う
ことができる。

【００３２】また本発明によれば、半導体試験装置診断
用回路は同一の半導体基板上に集積回路として形成され
るので、試験対象の半導体回路が半導体集積回路であっ
ても同様に小さなパッケージに実装することができ、試
験用ソケットとの間の接触状態を信頼性が高い状態で確
認することができる。

【００３３】また本発明によれば、端子間のショートに
よる消費電流の増加を基本クロック信号に同期して動作
状態が遷移するときの消費電流の増加として検出し、基
準クロック信号に変えて判定信号を導出することによっ
て容易に判定結果を伝達することができる。

【００３４】また本発明によれば、温度環境設定装置の
異常も実際の試験実施前に検知し、安定した試験を行う
ことができる。

【００３５】さらに本発明によれば、半導体回路の試験
を行う前に、半導体試験装置の試験用ソケットに半導体
試験装置診断用回路を装着し、試験用ソケットと試験対
象の半導体回路のパッケージの端子との間の接続状態が
正常であることを確認するので、接続状態の異常によっ
て試験歩留まりが低下したり、試験時間が長引くことを
防止し、信頼性の高い試験を行うことができる。

【００３６】また本発明によれば、半導体試験装置の試
験用ソケットと半導体試験装置診断用回路のパッケージ
の端子との間の接続状態の確認の際に、クロック系チェ
ック段階としてクロック入力端子からクロック出力端子
までの接続状態に異常がないことを確認し、オープンチ
ェック段階として信号端子の接続状態にオープン異常が
ないことを確認し、ショートチェック段階としてクロッ
ク入力端子といずれかの信号端子、または信号端子同士
にショート異常がないことを確認するので、接続状態が
正常である適切な条件下で試験対象の半導体回路につい
ての試験を行うことができる。

【００３７】また本発明によれば、試験用ソケットと試
験装置診断用回路のパッケージの端子との間の接続状態
が、接触抵抗が大きくなる異常を生じていても、パルス
出力信号の立上がり時間の異常として検出し、接触不良
チェックを行うことができるので、接触不良を除去する
状態で半導体回路の試験を行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態の概略的な電気的構成を
示すブロック図である。

【図２】図１の診断用デバイス１０の概略的な構成を示
すブロック図である。

【図３】図１の実施形態で、各端子の接続状態が正常な
場合の動作波形図である。

【図４】図１の実施形態で、端子間にショート異常が存
在するときの動作波形図である。

【図５】図１の実施形態で、端子間にショート異常が存
在するときの動作波形図である。

【図６】図１の実施形態で、端子の接触状態が異常のと
きの動作波形図である。

【図７】図１の実施形態で、接続状態の事前診断を行う
手順を示すフローチャートである。

【図８】従来からの半導体回路の使用状態を示す簡略化
した側面図である。

【符号の説明】

１０ 診断用デバイス １１ パッケージ １２ 電源接続端子 １３ 接地端子 １４ ＩＤＤＱ回路 １５ 基準クロック回路 １６ パルス発生回路 １７ クロック入力端子 １８ クロック出力端子 １９ 信号伝送ケーブル ２０ 半導体試験装置 ２１〜２ｎ 信号端子 ３０ 試験用パルス発生回路 ３１〜３ｎ バッファ回路 ４０ 検出抵抗 ４１，４２ 分圧抵抗 ４３ 差動アンプ ４４ コンパレータ ５０ 遅延回路 ５１，５２，５３ 遅延素子 ５４ インバータ ５５ Ｄフリップフロップ ５６ ＯＲゲート

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体試験装置の試験対象となる半導体
   回路のパッケージと同等で、電源端子、クロック入力端
   子、クロック出力端子および複数の信号端子を備えるパ
   ッケージと、 パッケージ内に実装され、電源端子を介して与えられる
   電源電流を検出し、基準値を超える異常が生じているか
   否かを判定する電流判定回路と、 パッケージ内に実装され、クロック入力端子を介して与
   えられる基本クロック信号に同期して、予め設定される
   シーケンスに従い、信号端子をハイインピーダンス状態
   とし、または信号端子からパルス出力信号を導出するパ
   ルス発生回路と、 電流判定回路からの出力に応答し、異常と判定されない
   ときには基本クロック信号を遅延させた基準クロック信
   号を、異常と判定されるときには基本クロック信号に同
   期して一定レベルを保つ判定信号を、クロック出力端子
   からそれぞれ導出する基準クロック回路とを含むことを
   特徴とする半導体試験装置診断用回路。
2. 【請求項２】 前記電流判定回路、前記パルス発生回路
   および前記基準クロック回路は、同一の半導体基板上に
   ＣＭＯＳ集積回路として形成されることを特徴とする請
   求項１記載の半導体試験装置診断用回路。
3. 【請求項３】 前記電流判定回路は、 電源端子を介して供給される電流を検出するための検出
   抵抗と、 検出抵抗の両端に発生する電圧を増幅する差動アンプ
   と、 差動アンプの出力を、予め電流判定基準値に対応して設
   定される基準レベルと比較するコンパレータとを含み、 前記基準クロック回路は、 コンパレータの出力がデータ入力に与えられ、前記基本
   クロック信号がクロック入力に与えられるＤフリップフ
   ロップと、 基本クロック信号を予め定める時間だけ遅延させて反転
   させる遅延回路と、 Ｄフリップフロップからの出力および遅延回路からの出
   力に応答し、論理和を出力するＯＲゲートとを含むこと
   を特徴とする請求項１または２記載の半導体試験装置診
   断用回路。
4. 【請求項４】 温度検出回路を含むことを特徴とする請
   求項１〜３のいずれかに記載の半導体試験装置診断用回
   路。
5. 【請求項５】 請求項１〜４のいずれか１つに記載の半
   導体試験装置診断用回路を、半導体試験装置の試験用ソ
   ケットに装着し、 半導体試験装置から半導体試験装置診断用回路に電源お
   よび基本クロック信号を与え、 前記基準クロック回路から前記判定信号ではなく前記基
   準クロック信号が導出され、かつ前記パルス発生回路か
   らのパルス出力信号に異常が生じないことで、電気的接
   続状態が正常であることを確認し、その後に、 試験用ソケットに試験対象の半導体回路を装着して試験
   を行うことを特徴とする半導体試験方法。
6. 【請求項６】 前記電気的接続状態の確認では、 クロック系チェック段階として、全部の信号端子をハイ
   インピーダンス状態にして、前記判定信号が導出されれ
   ば、基本クロック信号または基準クロック信号の接続状
   態に異常があると判断し、 オープンチェック段階として、パルス発生回路からのパ
   ルス出力信号を全部同一に変化させるときに、異なる信
   号を検出する信号端子の接続状態にオープン異常がある
   と判断し、 ショートチェック段階として、パルス発生回路からのパ
   ルス出力信号を、１つの信号端子を基本クロック信号に
   同期して順次的に選択しながら、選択された信号端子の
   出力レベルを他の信号端子の出力レベルとは異ならせる
   ときに判定信号が導出され、かつオープンチェック段階
   で判定信号が導出されているときは、クロック入力端子
   と選択された信号端子との間がショートとしている異常
   があると判断し、オープンチェック段階で判定信号が導
   出されず、かつ異なる信号端子が選択されているときに
   判定信号が導出されるときは、信号端子間でショートし
   ている異常があると判断し、 各段階で異常がないと判断されるときに、正常であると
   確認することを特徴とする請求項５記載の半導体試験方
   法。
7. 【請求項７】 前記試験用ソケットに異常が生じていな
   いことの確認として、前記パルス発生回路からのパルス
   出力の立上がり時間を検出して、接触不良チェックを行
   うことを特徴とする請求項５または６記載の半導体試験
   方法。