JPH0954139A - 相補型金属酸化膜素子実装ユニットの配線試験装置 - Google Patents
相補型金属酸化膜素子実装ユニットの配線試験装置Info
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- JPH0954139A JPH0954139A JP7205741A JP20574195A JPH0954139A JP H0954139 A JPH0954139 A JP H0954139A JP 7205741 A JP7205741 A JP 7205741A JP 20574195 A JP20574195 A JP 20574195A JP H0954139 A JPH0954139 A JP H0954139A
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Abstract
(57)【要約】
【課題】 本発明は、ＣＭＯＳ素子実装ユニットの配線
試験装置に関し、従来の対象素子の電流電圧特性試験で
は試験できなかったものにも、バウンダリスキャンを利
用して試験する。 【解決手段】 電源投入状態のＣＭＯＳ素子実装ユニッ
トの所定のスキャンイン端子から、所定のＣＭＯＳ素子
に、所定の論理値を設定する手段と、該論理値の設定し
たＣＭＯＳ素子の出力を受信する受信側ＣＭＯＳ素子の
入力側の所定のパットに任意の極性，値を発生する定電
流源と、電圧計とを接続する手段とを備え、上記スキャ
ンイン手段で、所定のＣＭＯＳ素子に、所定の論理値を
設定した後、上記パッドに接続した定電流源プローブか
ら電流Ｉを流したときの該パッドの電圧Ｅを、上記パッ
ドに接続した電圧計で計測して、該論理値を設定したＣ
ＭＯＳ素子オン抵抗(RH,RL) と、配線抵抗(RP)の合成抵
抗を算出して、該ＣＭＯＳ実装ユニットの選択された配
線を試験する。
試験装置に関し、従来の対象素子の電流電圧特性試験で
は試験できなかったものにも、バウンダリスキャンを利
用して試験する。 【解決手段】 電源投入状態のＣＭＯＳ素子実装ユニッ
トの所定のスキャンイン端子から、所定のＣＭＯＳ素子
に、所定の論理値を設定する手段と、該論理値の設定し
たＣＭＯＳ素子の出力を受信する受信側ＣＭＯＳ素子の
入力側の所定のパットに任意の極性，値を発生する定電
流源と、電圧計とを接続する手段とを備え、上記スキャ
ンイン手段で、所定のＣＭＯＳ素子に、所定の論理値を
設定した後、上記パッドに接続した定電流源プローブか
ら電流Ｉを流したときの該パッドの電圧Ｅを、上記パッ
ドに接続した電圧計で計測して、該論理値を設定したＣ
ＭＯＳ素子オン抵抗(RH,RL) と、配線抵抗(RP)の合成抵
抗を算出して、該ＣＭＯＳ実装ユニットの選択された配
線を試験する。
Description
【０００１】
【発明の属する技術分野】本発明は、相補型金属酸化膜
（以下、ＣＭＯＳという）素子実装ユニットの配線試験
装置に関する。
（以下、ＣＭＯＳという）素子実装ユニットの配線試験
装置に関する。
【０００２】近年、プリント板のテクノロジーとして、
高集積度，ハイスピード，低消費電力，低価格であると
いう特徴のあるＣＭＯＳ素子を実装したものが主流とな
っているが、高密度化によって、製造過程で発生する不
良をプリント板レベルで検出することが要求される。
高集積度，ハイスピード，低消費電力，低価格であると
いう特徴のあるＣＭＯＳ素子を実装したものが主流とな
っているが、高密度化によって、製造過程で発生する不
良をプリント板レベルで検出することが要求される。
【０００３】
【従来の技術】図４は、従来のＥＣＬ素子実装プリント
板の配線試験方法を説明する図であって、図４(a) は、
該配線試験の回路構成例を示し、図４(b) は、ＥＣＬ素
子の静特性例を示している。
板の配線試験方法を説明する図であって、図４(a) は、
該配線試験の回路構成例を示し、図４(b) は、ＥＣＬ素
子の静特性例を示している。
【０００４】ＥＣＬ論理回路には、図４(a) に示されて
いるように、受信側のＥＣＬ素子 11 の入力側に、送信
側のＥＣＬ素子 10 に所定の電流を流すと共に、プリン
ト配線による論理信号の伝送路 12 上での反射を防止す
る為の終端抵抗(Rt)が実装,接続されている。
いるように、受信側のＥＣＬ素子 11 の入力側に、送信
側のＥＣＬ素子 10 に所定の電流を流すと共に、プリン
ト配線による論理信号の伝送路 12 上での反射を防止す
る為の終端抵抗(Rt)が実装,接続されている。
【０００５】従って、該従来のＥＣＬ素子実装のプリン
ト板の製造不良の検出は、該ＥＣＬ論理回路の受信側の
最遠端にあるＥＣＬ素子 11 の近傍のパッド 13 から定
電流Ｉを流す。このとき、該プリント板には電源が供給
されていないため、該最遠端にあるＥＣＬ素子 11 には
電流が流れることはない。
ト板の製造不良の検出は、該ＥＣＬ論理回路の受信側の
最遠端にあるＥＣＬ素子 11 の近傍のパッド 13 から定
電流Ｉを流す。このとき、該プリント板には電源が供給
されていないため、該最遠端にあるＥＣＬ素子 11 には
電流が流れることはない。
【０００６】該ＥＣＬ素子の静特性（電圧−電流特性）
は、図４(b) に示したものであるとすると、送信側のＥ
ＣＬ素子 10 がオン状態のときには、図４(b) に示した
静特性を示すことになる。このときの該ＥＣＬ素子 10
のオン抵抗を「Tron」とする。
は、図４(b) に示したものであるとすると、送信側のＥ
ＣＬ素子 10 がオン状態のときには、図４(b) に示した
静特性を示すことになる。このときの該ＥＣＬ素子 10
のオン抵抗を「Tron」とする。
【０００７】ここで、図４(a) に示した論理回路の受信
側のＥＣＬ素子 11 の入力側に接続されている終端抵抗
(Rt)の近傍のパッド (試験端子) 13に定電流源Ｉ14と電
圧計Ｖ 15 を接続すると、上記終端抵抗(Rt)による電圧
−電流特性が先ず測定され、次に、該送信側のＥＣＬ素
子 10 に、上記図４(b) に示した静特性上において、該
ＥＣＬ素子 10 をオンにする電圧が、ベースとエミッタ
間にかかると、該ＥＣＬ素子 10 をオン状態にするの
で、以降においては、上記終端抵抗(Rt)と、上記送信側
のＥＣＬ素子 10 のオン抵抗(Tron)＋配線抵抗(Rx)との
並列回路が形成される。｛図４(b) の点線で示す｝ 従って、該パッド 13 に接続した定電流源Ｉ14により、
該パッド 13 に定電流Ｉを流したときの該パッド 13 の
電圧Ｖを電圧計Ｖ 15 で計測すると、 Ｖ／Ｉ＝(Tron ＋Rx) と (Rt) との並列抵抗 なる関係が得られる。
側のＥＣＬ素子 11 の入力側に接続されている終端抵抗
(Rt)の近傍のパッド (試験端子) 13に定電流源Ｉ14と電
圧計Ｖ 15 を接続すると、上記終端抵抗(Rt)による電圧
−電流特性が先ず測定され、次に、該送信側のＥＣＬ素
子 10 に、上記図４(b) に示した静特性上において、該
ＥＣＬ素子 10 をオンにする電圧が、ベースとエミッタ
間にかかると、該ＥＣＬ素子 10 をオン状態にするの
で、以降においては、上記終端抵抗(Rt)と、上記送信側
のＥＣＬ素子 10 のオン抵抗(Tron)＋配線抵抗(Rx)との
並列回路が形成される。｛図４(b) の点線で示す｝ 従って、該パッド 13 に接続した定電流源Ｉ14により、
該パッド 13 に定電流Ｉを流したときの該パッド 13 の
電圧Ｖを電圧計Ｖ 15 で計測すると、 Ｖ／Ｉ＝(Tron ＋Rx) と (Rt) との並列抵抗 なる関係が得られる。
【０００８】この関係を基に、上記プリント板の配線抵
抗(Rx)を計測することができ、該プリント板の配線の製
造不良 (断線, ショート等) を検出する。上記従来のＥ
ＣＬ素子実装のプリント板の製造不良の検出は、該プリ
ント板に対して電源は未投入の状態で可能であった。
抗(Rx)を計測することができ、該プリント板の配線の製
造不良 (断線, ショート等) を検出する。上記従来のＥ
ＣＬ素子実装のプリント板の製造不良の検出は、該プリ
ント板に対して電源は未投入の状態で可能であった。
【０００９】
【発明が解決しようとする課題】今後主流となるＣＭＯ
Ｓ素子を実装したプリント板では、論理回路に、上記終
端抵抗(Rt)が不要であるため、図４で説明した従来のプ
リント板の試験技術により、該ＣＭＯＳ素子を実装した
プリント板の製造不良を検出することができないという
問題があった。
Ｓ素子を実装したプリント板では、論理回路に、上記終
端抵抗(Rt)が不要であるため、図４で説明した従来のプ
リント板の試験技術により、該ＣＭＯＳ素子を実装した
プリント板の製造不良を検出することができないという
問題があった。
【００１０】本発明は上記従来の欠点に鑑み、ＣＭＯＳ
ドライバー（送信側のＣＭＯＳ素子）は、電源・グラン
ドに接続された抵抗(RH,RL) をスイッチする回路として
捉えることができることに着目して、バウンダリスキャ
ン等によるスキャンイン回路を利用して、電源投入状態
のプリント板上の任意の回路素子に、所定の論理値 (オ
ン、オフ) を設定し、該設定したときのＣＭＯＳ素子の
オンオフ抵抗｛即ち、上記電源・グランドに接続された
抵抗(RH,RL) ｝を用いて、従来と類似の手法で、該ＣＭ
ＯＳ素子を実装したプリント板の配線を試験する装置を
提供することを目的とするものである。
ドライバー（送信側のＣＭＯＳ素子）は、電源・グラン
ドに接続された抵抗(RH,RL) をスイッチする回路として
捉えることができることに着目して、バウンダリスキャ
ン等によるスキャンイン回路を利用して、電源投入状態
のプリント板上の任意の回路素子に、所定の論理値 (オ
ン、オフ) を設定し、該設定したときのＣＭＯＳ素子の
オンオフ抵抗｛即ち、上記電源・グランドに接続された
抵抗(RH,RL) ｝を用いて、従来と類似の手法で、該ＣＭ
ＯＳ素子を実装したプリント板の配線を試験する装置を
提供することを目的とするものである。
【００１１】
【課題を解決するための手段】図１は、本発明の原理構
成図である。上記の問題点は下記の如くに構成したＣＭ
ＯＳ素子を実装したプリント板の配線を試験する装置に
よって解決される。
成図である。上記の問題点は下記の如くに構成したＣＭ
ＯＳ素子を実装したプリント板の配線を試験する装置に
よって解決される。
【００１２】ＣＭＯＳ素子実装ユニットの配線試験装置
であって、電源投入状態のＣＭＯＳ素子実装ユニット 4
の所定のスキャンイン端子から、所定のＣＭＯＳ素子 4
0,41, 〜 に、所定の論理値を設定するスキャンイン手
段と、該論理値を設定したＣＭＯＳ素子 40 の受信側の
ＣＭＯＳ素子 41 の入力側の所定のパッド 43 に任意の
極性，値を発生する定電流源Ｉ 44 と、電圧計Ｖ 45と
を接続する手段とを備え、上記スキャンイン手段で、所
定の送信側のＣＭＯＳ素子 40 に、所定の論理値を設定
した後、上記パッド 43 に接続した定電流源プローブ(P
robe2)から電流Ｉを流したときの該パッドの電圧Ｖを、
上記パッドに接続した電圧計プローブ(Probe1)で計測し
て、該論理値を設定した送信側のＣＭＯＳ素子 40 のオ
ン，オフ抵抗(RH,RL) と、配線抵抗(RP)の合成抵抗を算
出して、該ＣＭＯＳ実装ユニットの選択された配線 42
を試験するように構成する。
であって、電源投入状態のＣＭＯＳ素子実装ユニット 4
の所定のスキャンイン端子から、所定のＣＭＯＳ素子 4
0,41, 〜 に、所定の論理値を設定するスキャンイン手
段と、該論理値を設定したＣＭＯＳ素子 40 の受信側の
ＣＭＯＳ素子 41 の入力側の所定のパッド 43 に任意の
極性，値を発生する定電流源Ｉ 44 と、電圧計Ｖ 45と
を接続する手段とを備え、上記スキャンイン手段で、所
定の送信側のＣＭＯＳ素子 40 に、所定の論理値を設定
した後、上記パッド 43 に接続した定電流源プローブ(P
robe2)から電流Ｉを流したときの該パッドの電圧Ｖを、
上記パッドに接続した電圧計プローブ(Probe1)で計測し
て、該論理値を設定した送信側のＣＭＯＳ素子 40 のオ
ン，オフ抵抗(RH,RL) と、配線抵抗(RP)の合成抵抗を算
出して、該ＣＭＯＳ実装ユニットの選択された配線 42
を試験するように構成する。
【００１３】即ち、本発明においては、ＣＭＯＳドライ
バー（送信側のＣＭＯＳ素子）は、電源・グランドに接
続された抵抗(RH,RL) をスイッチする回路として捉える
ことができることに着目して、バウンダリスキャン等に
よるスキャンイン回路を利用して、電源投入状態のプリ
ント板上の任意のＣＭＯＳ素子に、所定の論理値 (オ
ン、オフ) を設定し、該設定したときのＣＭＯＳ素子 4
0 のオンオフ抵抗｛即ち、上記電源・グランドに接続さ
れた抵抗(RH,RL) ｝を用いて、従来の類似の手段で、該
論理値を設定したＣＭＯＳ素子 40 の送信側の配線 42
を試験するようにしたものである。
バー（送信側のＣＭＯＳ素子）は、電源・グランドに接
続された抵抗(RH,RL) をスイッチする回路として捉える
ことができることに着目して、バウンダリスキャン等に
よるスキャンイン回路を利用して、電源投入状態のプリ
ント板上の任意のＣＭＯＳ素子に、所定の論理値 (オ
ン、オフ) を設定し、該設定したときのＣＭＯＳ素子 4
0 のオンオフ抵抗｛即ち、上記電源・グランドに接続さ
れた抵抗(RH,RL) ｝を用いて、従来の類似の手段で、該
論理値を設定したＣＭＯＳ素子 40 の送信側の配線 42
を試験するようにしたものである。
【００１４】テスター構造としては、従来技術と同じよ
うに、パッド (試験端子) 43に接着した、プローブ(Pro
be) 2 とグランド間に、任意の極性, 値を発生する定電
流源Ｉ 44 を接続し、プローブ(Probe) 1 とグランド間
に電圧計Ｖ 45 を設ける構造とする。
うに、パッド (試験端子) 43に接着した、プローブ(Pro
be) 2 とグランド間に、任意の極性, 値を発生する定電
流源Ｉ 44 を接続し、プローブ(Probe) 1 とグランド間
に電圧計Ｖ 45 を設ける構造とする。
【００１５】そして、公知のバウンダリスキャン (通常
のスキャンイン, スキャンアウト手段) を用いて、電源
投入状態のＣＭＯＳ実装ユニット（プリント板）4 上の
論理回路網の任意の送信側のＣＭＯＳ素子 40 に所定の
論理値("1","0") を設定し、受信側のＣＭＯＳ素子 41
の近傍のパッド 43 に、プローブ(Probe) 2 により定電
流源Ｉ 44 から電流Ｉを流し、その時の該パッド 43 の
電圧Ｅをプローブ(Probe) 1 に接続された電圧計Ｖで測
定する。
のスキャンイン, スキャンアウト手段) を用いて、電源
投入状態のＣＭＯＳ実装ユニット（プリント板）4 上の
論理回路網の任意の送信側のＣＭＯＳ素子 40 に所定の
論理値("1","0") を設定し、受信側のＣＭＯＳ素子 41
の近傍のパッド 43 に、プローブ(Probe) 2 により定電
流源Ｉ 44 から電流Ｉを流し、その時の該パッド 43 の
電圧Ｅをプローブ(Probe) 1 に接続された電圧計Ｖで測
定する。
【００１６】このようにして、上記測定した電流Ｉと電
圧Ｅとから、送信側のＣＭＯＳ素子40 の、例えば、オ
ン抵抗(Rh)と、配線 42 の配線抵抗(RP)との合成抵抗を
算出することで、該配線 42 の正常性の試験、即ち、プ
リント板 4の該試験した配線の抵抗大, 絶縁不良を検出
することができる。
圧Ｅとから、送信側のＣＭＯＳ素子40 の、例えば、オ
ン抵抗(Rh)と、配線 42 の配線抵抗(RP)との合成抵抗を
算出することで、該配線 42 の正常性の試験、即ち、プ
リント板 4の該試験した配線の抵抗大, 絶縁不良を検出
することができる。
【００１７】
【発明の実施の形態】以下本発明の実施例を図面によっ
て詳述する。前述の図１は、本発明の原理構成図であ
り、図２，図３は、本発明の一実施例を示した図であ
る。
て詳述する。前述の図１は、本発明の原理構成図であ
り、図２，図３は、本発明の一実施例を示した図であ
る。
【００１８】本発明においては、電源投入状態のＣＭＯ
Ｓ素子実装ユニット 4の所定のスキャンイン端子から、
所定のＣＭＯＳ素子 40,41, 〜 に、所定の論理値を設
定するスキャンイン手段と、該論理値を設定したＣＭＯ
Ｓ素子 40 の受信側のＣＭＯＳ素子 41 の入力側の所定
のパッド 43 に任意の極性，値を発生する定電流源Ｉ44
と、電圧計Ｖ 45 とを接続する手段と、上記スキャンイ
ン手段で、所定の送信側のＣＭＯＳ素子 40 に、所定の
論理値を設定した後、上記パッド 43 に接続した定電流
源プローブ(Probe2)から電流Ｉを流したときの該パッド
43 の電圧Ｅを、上記パッド 43 に接続した電圧計プロ
ーブ(Probe1)で計測して、該論理値を設定した送信側の
ＣＭＯＳ素子 40 のオン，オフ抵抗(RH,RL) と、配線抵
抗(RP)の合成抵抗を算出する手段が、本発明を実施する
のに必要な手段である。尚、全図を通して同じ符号は同
じ対象物を示している。
Ｓ素子実装ユニット 4の所定のスキャンイン端子から、
所定のＣＭＯＳ素子 40,41, 〜 に、所定の論理値を設
定するスキャンイン手段と、該論理値を設定したＣＭＯ
Ｓ素子 40 の受信側のＣＭＯＳ素子 41 の入力側の所定
のパッド 43 に任意の極性，値を発生する定電流源Ｉ44
と、電圧計Ｖ 45 とを接続する手段と、上記スキャンイ
ン手段で、所定の送信側のＣＭＯＳ素子 40 に、所定の
論理値を設定した後、上記パッド 43 に接続した定電流
源プローブ(Probe2)から電流Ｉを流したときの該パッド
43 の電圧Ｅを、上記パッド 43 に接続した電圧計プロ
ーブ(Probe1)で計測して、該論理値を設定した送信側の
ＣＭＯＳ素子 40 のオン，オフ抵抗(RH,RL) と、配線抵
抗(RP)の合成抵抗を算出する手段が、本発明を実施する
のに必要な手段である。尚、全図を通して同じ符号は同
じ対象物を示している。
【００１９】以下、図１を参照しながら、図２，図３に
よって、本発明のＣＭＯＳ素子実装ユニットの配線試験
装置の構成と動作を説明する。本発明のＣＭＯＳ素子実
装ユニットの配線試験装置は、前述のように、送信側の
ＣＭＯＳ素子（ＣＭＯＳドライバー）40が、電源とグラ
ンド間に接続された抵抗（オン抵抗ＲＨ，又は、オフ抵
抗ＲＬ）をスイッチする回路として捉えることができる
ことに着目して、電源投入状態のＣＭＯＳ素子実装ユニ
ット 4の所定のスキャンイン端子から、所定のＣＭＯＳ
素子 40,41, 〜 に、所定の論理値を設定するスキャン
イン手段と、該論理値を設定したＣＭＯＳ素子 40 の受
信側のＣＭＯＳ素子 41 の入力側の所定のパッド 43 に
任意の極性，値を発生する定電流源Ｉと、電圧計Ｖとを
接続する手段とを設け、上記スキャンイン手段で、所定
の送信側のＣＭＯＳ素子 40 に、所定の論理値を設定し
た後、上記パッド 43 に接続した定電流源プローブ(Pro
be2)から電流 IH を流したときの該パッドの電圧 VH
を、上記パッド 43 に接続した電圧計プローブ(Probe1)
で計測して、該論理値を設定した送信側のＣＭＯＳ素子
40 のオン，オフ抵抗（ＲＨ，ＲＬ) と、配線抵抗(RP)
の合成抵抗を算出するように構成する。
よって、本発明のＣＭＯＳ素子実装ユニットの配線試験
装置の構成と動作を説明する。本発明のＣＭＯＳ素子実
装ユニットの配線試験装置は、前述のように、送信側の
ＣＭＯＳ素子（ＣＭＯＳドライバー）40が、電源とグラ
ンド間に接続された抵抗（オン抵抗ＲＨ，又は、オフ抵
抗ＲＬ）をスイッチする回路として捉えることができる
ことに着目して、電源投入状態のＣＭＯＳ素子実装ユニ
ット 4の所定のスキャンイン端子から、所定のＣＭＯＳ
素子 40,41, 〜 に、所定の論理値を設定するスキャン
イン手段と、該論理値を設定したＣＭＯＳ素子 40 の受
信側のＣＭＯＳ素子 41 の入力側の所定のパッド 43 に
任意の極性，値を発生する定電流源Ｉと、電圧計Ｖとを
接続する手段とを設け、上記スキャンイン手段で、所定
の送信側のＣＭＯＳ素子 40 に、所定の論理値を設定し
た後、上記パッド 43 に接続した定電流源プローブ(Pro
be2)から電流 IH を流したときの該パッドの電圧 VH
を、上記パッド 43 に接続した電圧計プローブ(Probe1)
で計測して、該論理値を設定した送信側のＣＭＯＳ素子
40 のオン，オフ抵抗（ＲＨ，ＲＬ) と、配線抵抗(RP)
の合成抵抗を算出するように構成する。
【００２０】このとき、受信側のＣＭＯＳ素子 41 の入
力側は高インピーダンスであるので、該受信側のＣＭＯ
Ｓ素子 41 に電流が流れることはない。図２は、該送信
側のＣＭＯＳ素子 40 をオンとして、該送信側のＣＭＯ
Ｓ素子40 の出力側の配線 43 を試験する場合を示して
いる。
力側は高インピーダンスであるので、該受信側のＣＭＯ
Ｓ素子 41 に電流が流れることはない。図２は、該送信
側のＣＭＯＳ素子 40 をオンとして、該送信側のＣＭＯ
Ｓ素子40 の出力側の配線 43 を試験する場合を示して
いる。
【００２１】着目する論理回路のＣＭＯＳドライバー 4
0 を、上記スキャンインにより、論理“１”として、該
ＣＭＯＳドライバー 40 の出力側の配線 43 上の受信側
のＣＭＯＳ素子 41 の入力側の近傍にあるパッド 43
を、プローブ(Probe) 1,2 でプロービングし、上記テス
ター（定電流源Ｉ 44,電圧計Ｖ 45)に流れ込む電流ＩＨ
を該定電流源Ｉ 44 より流した時の電圧値をＶＨとした
とき、 オン側ＣＭＯＳ素子のオン抵抗（ＲＨ）＋配線抵抗（Ｒ
Ｐ）＝ＶＣＣ−ＶＨ／ＩＨ として計算する。（→は電流方向） 図３は、該送信側のＣＭＯＳ素子 40 をオフとして、該
送信側のＣＭＯＳ素子40 の出力側の配線 43 を試験す
る場合を示している。
0 を、上記スキャンインにより、論理“１”として、該
ＣＭＯＳドライバー 40 の出力側の配線 43 上の受信側
のＣＭＯＳ素子 41 の入力側の近傍にあるパッド 43
を、プローブ(Probe) 1,2 でプロービングし、上記テス
ター（定電流源Ｉ 44,電圧計Ｖ 45)に流れ込む電流ＩＨ
を該定電流源Ｉ 44 より流した時の電圧値をＶＨとした
とき、 オン側ＣＭＯＳ素子のオン抵抗（ＲＨ）＋配線抵抗（Ｒ
Ｐ）＝ＶＣＣ−ＶＨ／ＩＨ として計算する。（→は電流方向） 図３は、該送信側のＣＭＯＳ素子 40 をオフとして、該
送信側のＣＭＯＳ素子40 の出力側の配線 43 を試験す
る場合を示している。
【００２２】着目する論理回路のＣＭＯＳドライバー 4
0 を、上記スキャンインにより、論理“０”として、該
ＣＭＯＳドライバー 40 の出力側の配線 43 上の受信側
のＣＭＯＳ素子 41 の入力側の近傍にあるパッド 43
を、プローブ(Probe) 1,2 でプロービングし、上記テス
ター（定電流源Ｉ 44,電圧計Ｖ 45)から電流ＩＬを該定
電流源Ｉ 44 より流した時の電圧値をＶＬとしたとき、 オフ側ＣＭＯＳ素子のオン抵抗（ＲＬ）＋配線抵抗（Ｒ
Ｐ）＝ＶＬ／ＩＬ として計算する。（→は電流方向） このように構成した配線試験装置により、選択された配
線の製造不良の有無を検出することができる。
0 を、上記スキャンインにより、論理“０”として、該
ＣＭＯＳドライバー 40 の出力側の配線 43 上の受信側
のＣＭＯＳ素子 41 の入力側の近傍にあるパッド 43
を、プローブ(Probe) 1,2 でプロービングし、上記テス
ター（定電流源Ｉ 44,電圧計Ｖ 45)から電流ＩＬを該定
電流源Ｉ 44 より流した時の電圧値をＶＬとしたとき、 オフ側ＣＭＯＳ素子のオン抵抗（ＲＬ）＋配線抵抗（Ｒ
Ｐ）＝ＶＬ／ＩＬ として計算する。（→は電流方向） このように構成した配線試験装置により、選択された配
線の製造不良の有無を検出することができる。
【００２３】このように、本発明によるＣＭＯＳ素子実
装のプリント板の配線を試験する試験装置は、電源投入
状態のＣＭＯＳ素子実装ユニットの所定のスキャンイン
端子から、所定のＣＭＯＳ素子に、所定の論理値を設定
するスキャンイン手段と、該論理値の設定したＣＭＯＳ
素子の出力を受信するＣＭＯＳ素子の入力側の所定のパ
ッドに任意の極性，値を発生する定電流源Ｉと、電圧計
Ｖとを接続する手段とを備え、上記スキャンイン手段
で、所定のＣＭＯＳ素子に、所定の論理値を設定した
後、上記パッドに接続した定電流源プローブから電流IH
を流したときの該パッドの電圧VHを、上記パッドに接続
した電圧計Ｖで計測して、該論理値を設定したＣＭＯＳ
素子オン抵抗(RH,RL) と、配線抵抗(RP)の合成抵抗を算
出して、該ＣＭＯＳ実装ユニットの選択された配線を試
験するようにしたところに特徴がある。
装のプリント板の配線を試験する試験装置は、電源投入
状態のＣＭＯＳ素子実装ユニットの所定のスキャンイン
端子から、所定のＣＭＯＳ素子に、所定の論理値を設定
するスキャンイン手段と、該論理値の設定したＣＭＯＳ
素子の出力を受信するＣＭＯＳ素子の入力側の所定のパ
ッドに任意の極性，値を発生する定電流源Ｉと、電圧計
Ｖとを接続する手段とを備え、上記スキャンイン手段
で、所定のＣＭＯＳ素子に、所定の論理値を設定した
後、上記パッドに接続した定電流源プローブから電流IH
を流したときの該パッドの電圧VHを、上記パッドに接続
した電圧計Ｖで計測して、該論理値を設定したＣＭＯＳ
素子オン抵抗(RH,RL) と、配線抵抗(RP)の合成抵抗を算
出して、該ＣＭＯＳ実装ユニットの選択された配線を試
験するようにしたところに特徴がある。
【００２４】
【発明の効果】以上、詳細に説明したように、本発明の
ＣＭＯＳ実装ユニット（プリント板）の配線試験装置に
よれば、終端抵抗を必要としないＣＭＯＳ素子の実装さ
れたプリント板の配線の試験が可能となるため、プリン
ト板の品質向上及び製造不良の早期検出による製造品質
の向上が図れる効果がある。
ＣＭＯＳ実装ユニット（プリント板）の配線試験装置に
よれば、終端抵抗を必要としないＣＭＯＳ素子の実装さ
れたプリント板の配線の試験が可能となるため、プリン
ト板の品質向上及び製造不良の早期検出による製造品質
の向上が図れる効果がある。
【図１】本発明の原理構成図
【図２】本発明の一実施例を示した図（その１）
【図３】本発明の一実施例を示した図（その２）
【図４】従来のＥＣＬ素子実装プリント板の配線試験方
法を説明する図
法を説明する図
1 送信側のＥＣＬ素子 2 受信側の
ＥＣＬ素子 3 配線 4 ＣＭＯＳ素子実装ユニット（プリント板） 40 送信側のＣＭＯＳ素子（ＣＭＯＳドライバー） 41 受信側のＣＭＯＳ素子 42 ＣＭＯＳ素子実装ユニットの配線 43 パッド (試験端子) 44 定電流源(I) 45 電圧計(V) Probe プローブ RP ＣＭＯＳ素子実装ユニットの配線抵抗 RH ＣＭＯＳドライバーのオン抵抗 RL ＣＭＯＳドライバーのオフ抵抗 Rt 終端抵抗
ＥＣＬ素子 3 配線 4 ＣＭＯＳ素子実装ユニット（プリント板） 40 送信側のＣＭＯＳ素子（ＣＭＯＳドライバー） 41 受信側のＣＭＯＳ素子 42 ＣＭＯＳ素子実装ユニットの配線 43 パッド (試験端子) 44 定電流源(I) 45 電圧計(V) Probe プローブ RP ＣＭＯＳ素子実装ユニットの配線抵抗 RH ＣＭＯＳドライバーのオン抵抗 RL ＣＭＯＳドライバーのオフ抵抗 Rt 終端抵抗
Claims (1)
- 【請求項１】相補型金属酸化膜素子実装ユニットの配線
試験装置であって、 電源投入状態の相補型金属酸化膜素子実装ユニットの所
定のスキャンイン端子から、所定の相補型金属酸化膜素
子に、所定の論理値を設定するスキャンイン手段と、 該論理値の設定した相補型金属酸化膜素子の出力を受信
する相補型金属酸化膜素子の入力側の所定のパッドに任
意の極性，値を発生する定電流源と、電圧計とを接続す
る手段とを備え、 上記スキャンイン手段で、所定の相補型金属酸化膜素子
に、所定の論理値を設定した後、上記パッドに接続した
定電流源プローブから電流Ｉを流したときの該パッドの
電圧Ｖを、上記パッドに接続した電圧計プローブで計測
して、該論理値を設定した相補型金属酸化膜素子のオ
ン，オフ抵抗と、配線抵抗の合成抵抗を算出して、該相
補型金属酸化膜実装ユニットの選択された配線を試験す
ることを特徴とする相補型金属酸化膜素子実装ユニット
の配線試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205741A JPH0954139A (ja) | 1995-08-11 | 1995-08-11 | 相補型金属酸化膜素子実装ユニットの配線試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205741A JPH0954139A (ja) | 1995-08-11 | 1995-08-11 | 相補型金属酸化膜素子実装ユニットの配線試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0954139A true JPH0954139A (ja) | 1997-02-25 |
Family
ID=16511898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7205741A Withdrawn JPH0954139A (ja) | 1995-08-11 | 1995-08-11 | 相補型金属酸化膜素子実装ユニットの配線試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0954139A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104597348A (zh) * | 2015-01-19 | 2015-05-06 | 浙江中控自动化仪表有限公司 | 一种检测万能输入端的输入信号类型的方法及系统 |
-
1995
- 1995-08-11 JP JP7205741A patent/JPH0954139A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104597348A (zh) * | 2015-01-19 | 2015-05-06 | 浙江中控自动化仪表有限公司 | 一种检测万能输入端的输入信号类型的方法及系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |