JPS61198068A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS61198068A JPS61198068A JP60037389A JP3738985A JPS61198068A JP S61198068 A JPS61198068 A JP S61198068A JP 60037389 A JP60037389 A JP 60037389A JP 3738985 A JP3738985 A JP 3738985A JP S61198068 A JPS61198068 A JP S61198068A
- Authority
- JP
- Japan
- Prior art keywords
- output
- test
- integrated circuit
- circuit
- signal
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【技術分野】
本発明は、出力特性の検査を容易に実行し得るように構
成した集積回路に関するものである。 〔従来技術１ 従来から知られている複雑な集積回路の出力電圧（ＶＯ
＠ 、 Ｖｏｂ）や出力電流（Ｌ、／、 Ｉ、ｂ） す
どを測定する場合には、一定レベルの入力信号を決めら
れたシーケンスで印加し、もって出力レベルをハイまた
はローにクランプしなければならなかった。 従って、これら集積回路の出力特性を検査するためのＩ
Ｃテスターには、クロック信号や入力信号のパターンを
経時的に逐次変化させる機能を備えていることが必要で
あった。 その結果として、ＩＣテスターの製造コストが増加する
ばかりでなく、被測定集積回路の各入力ビンに印加する
電圧およびそのタイミングを決定するために余分な準備
時間を要するという欠点がみられた。 更に、一定のシーケンスで入力信号やクロツク信号を印
加しなければならないので、多数の集積回路を検査する
場合には、測定時間が長期化してしまうという欠点もみ
られた。 ［目的］ 木発明の目的は、上述の点に鑑み、簡易な構成のＩＣテ
スタを用いて出力電圧および出力電流の検査を容易に行
い得るよう、予め検査用の回路を内蔵させた集積回路を
提供することにある。 ［発明の構成Ｊ かかる目的を達成するために、本発明では、入力信号を
導入して信号処理を行う処理ステージと、処理ステージ
の出力信号を出力ビンに導出するための出力バッファス
テージとを有する集積回路において、出力バッファステ
ージの前段にゲート回路を設け、テストピンを介して印
加した試験用直流電圧を前記ゲート回路に印加すること
により、出力バッファステージの出力レベルを所定の直
流電圧レベルに保持するように構成するものである。 ［実施例１ 以下、実施例に基づいて本発明の詳細な説明する。 第１図は、本発明を適用した集積回路の一実施例を示す
概略構成図である。本図において、ＩＣは集積回路の全
体、ｌＮ−１〜ＩＮ−ｎは入力ビン、ＴＥＳＴは試験用
の直流電圧を印加するテストピン、ｐＣは複数の入力信
号を導入して所定の信号処理を行う処理回路、 ＯＲは
オアゲート、ＢＵＦはオアゲー）ＯＲの出力側に接続し
た出力バッファ、 ０ＵＴ−１〜０ＵＴ−ｎは出力ビン
を示す。 本図では、ひとつの出力ビン０ＵＴ−ｎのみに関する回
路構成を示しているが、現実にはｎ個の出力ビンに接続
された各々の出力バッファに対してオアゲー）ＯＲをそ
れぞれ接続し、且つテストピンＴＥＳＴをそれらオアゲ
ートＯＲに接続しである。 本実施例による集積回路を作動させる場合は、テストピ
ンＴＥＳＴを接地（論理レベル６０′′に強制的設定）
しておく、このことにより、オアゲートＯＲからは処理
回路ＰＣの出力信号がそのまま出力され、通常の動作が
行われる。 次に、出力特性の測定を行う場合は、テストピンＴＥＳ
Ｔにハイレベル（論理レベルｕ ｔ−）のテスト信号を
印加することにより、出力バッファＢＵＦの出力をロー
レベルに保持することができる。 第２図は本発明の別実流側を示す概略構成図、第３図（
Ａ）〜（Ｃ）は第２図の動作を示すタイミング図である
。 第２図において、第１図と同様の要素には同一の符号を
付しである。また、第１図における実施例と同じく、ひ
とつの出力ビンに対する回路構成のみを示しである。 本実施例と第１図に示した実施例との相違は、リセット
信号印加用のリセットピンＲＥＳＥＴ 、アンドゲー
トＡＮＤＩおよびＡＮＤ２ 、インバータＩＮＶを新た
に設けたことである。 本実施例において、出力特性の検査を行うときには、第
３図に示すように、テスト信号およびリセット信号を適
宜組み合わせて印加すればよい。 すなわち、期間ＴＩにおいては出力信号がローレベル（
論理”Ｏ”）、期間Ｔ２においては出力信号がハイレベ
ル（論理“工”）となり、それぞれの出力電圧および出
力電流を検査することができる。 また、通常の動作時には１期間Ｔ３に示すようなリセッ
ト信号およびテスト信号を印加すればよい。 ［効 果１ 以上説明したとおり、本発明によれば、所定の試験用直
流電圧を被測定実績回路に印加するだけで直流出力特性
を測定することができるので、廉価なりＣテスターを用
いて短時間に出力特性の検査を可能とした集積回路を得
ることができる。 殊に、集積回路の製造過程にあっては、最終的なパッケ
ージ段階におけるファイナル試験に先立って、ウェハー
製造段階においてもＤＣ試験が行われているが、このウ
ェハー製造段階において用いられるＤＣテスターの構成
を簡略化し、且つ短時間で検査を行うという観点からも
、木発明は非常に有効である。
成した集積回路に関するものである。 〔従来技術１ 従来から知られている複雑な集積回路の出力電圧（ＶＯ
＠ 、 Ｖｏｂ）や出力電流（Ｌ、／、 Ｉ、ｂ） す
どを測定する場合には、一定レベルの入力信号を決めら
れたシーケンスで印加し、もって出力レベルをハイまた
はローにクランプしなければならなかった。 従って、これら集積回路の出力特性を検査するためのＩ
Ｃテスターには、クロック信号や入力信号のパターンを
経時的に逐次変化させる機能を備えていることが必要で
あった。 その結果として、ＩＣテスターの製造コストが増加する
ばかりでなく、被測定集積回路の各入力ビンに印加する
電圧およびそのタイミングを決定するために余分な準備
時間を要するという欠点がみられた。 更に、一定のシーケンスで入力信号やクロツク信号を印
加しなければならないので、多数の集積回路を検査する
場合には、測定時間が長期化してしまうという欠点もみ
られた。 ［目的］ 木発明の目的は、上述の点に鑑み、簡易な構成のＩＣテ
スタを用いて出力電圧および出力電流の検査を容易に行
い得るよう、予め検査用の回路を内蔵させた集積回路を
提供することにある。 ［発明の構成Ｊ かかる目的を達成するために、本発明では、入力信号を
導入して信号処理を行う処理ステージと、処理ステージ
の出力信号を出力ビンに導出するための出力バッファス
テージとを有する集積回路において、出力バッファステ
ージの前段にゲート回路を設け、テストピンを介して印
加した試験用直流電圧を前記ゲート回路に印加すること
により、出力バッファステージの出力レベルを所定の直
流電圧レベルに保持するように構成するものである。 ［実施例１ 以下、実施例に基づいて本発明の詳細な説明する。 第１図は、本発明を適用した集積回路の一実施例を示す
概略構成図である。本図において、ＩＣは集積回路の全
体、ｌＮ−１〜ＩＮ−ｎは入力ビン、ＴＥＳＴは試験用
の直流電圧を印加するテストピン、ｐＣは複数の入力信
号を導入して所定の信号処理を行う処理回路、 ＯＲは
オアゲート、ＢＵＦはオアゲー）ＯＲの出力側に接続し
た出力バッファ、 ０ＵＴ−１〜０ＵＴ−ｎは出力ビン
を示す。 本図では、ひとつの出力ビン０ＵＴ−ｎのみに関する回
路構成を示しているが、現実にはｎ個の出力ビンに接続
された各々の出力バッファに対してオアゲー）ＯＲをそ
れぞれ接続し、且つテストピンＴＥＳＴをそれらオアゲ
ートＯＲに接続しである。 本実施例による集積回路を作動させる場合は、テストピ
ンＴＥＳＴを接地（論理レベル６０′′に強制的設定）
しておく、このことにより、オアゲートＯＲからは処理
回路ＰＣの出力信号がそのまま出力され、通常の動作が
行われる。 次に、出力特性の測定を行う場合は、テストピンＴＥＳ
Ｔにハイレベル（論理レベルｕ ｔ−）のテスト信号を
印加することにより、出力バッファＢＵＦの出力をロー
レベルに保持することができる。 第２図は本発明の別実流側を示す概略構成図、第３図（
Ａ）〜（Ｃ）は第２図の動作を示すタイミング図である
。 第２図において、第１図と同様の要素には同一の符号を
付しである。また、第１図における実施例と同じく、ひ
とつの出力ビンに対する回路構成のみを示しである。 本実施例と第１図に示した実施例との相違は、リセット
信号印加用のリセットピンＲＥＳＥＴ 、アンドゲー
トＡＮＤＩおよびＡＮＤ２ 、インバータＩＮＶを新た
に設けたことである。 本実施例において、出力特性の検査を行うときには、第
３図に示すように、テスト信号およびリセット信号を適
宜組み合わせて印加すればよい。 すなわち、期間ＴＩにおいては出力信号がローレベル（
論理”Ｏ”）、期間Ｔ２においては出力信号がハイレベ
ル（論理“工”）となり、それぞれの出力電圧および出
力電流を検査することができる。 また、通常の動作時には１期間Ｔ３に示すようなリセッ
ト信号およびテスト信号を印加すればよい。 ［効 果１ 以上説明したとおり、本発明によれば、所定の試験用直
流電圧を被測定実績回路に印加するだけで直流出力特性
を測定することができるので、廉価なりＣテスターを用
いて短時間に出力特性の検査を可能とした集積回路を得
ることができる。 殊に、集積回路の製造過程にあっては、最終的なパッケ
ージ段階におけるファイナル試験に先立って、ウェハー
製造段階においてもＤＣ試験が行われているが、このウ
ェハー製造段階において用いられるＤＣテスターの構成
を簡略化し、且つ短時間で検査を行うという観点からも
、木発明は非常に有効である。
第１図は本発明の第１実施例を示す概略構成図。
第２図は本発明の第２実施例を示す概略構成図、第３図
（Ａ）〜（Ｃ）は第２図の動作を示す波形図である。 ｒｃ・・・集積回路、 ＰＣ・・・処理回路９ ＢＵＦ・・・出力バッファ回路、 ＯＲ・・・オアゲート、 ＡＭＤＩ 、 ＡＮＤ２・・・ アンドゲート、ＩＮＶ
・・・インバータ。 ≧ ≧ く 頃 Ｈｘ ｈ ト
（Ａ）〜（Ｃ）は第２図の動作を示す波形図である。 ｒｃ・・・集積回路、 ＰＣ・・・処理回路９ ＢＵＦ・・・出力バッファ回路、 ＯＲ・・・オアゲート、 ＡＭＤＩ 、 ＡＮＤ２・・・ アンドゲート、ＩＮＶ
・・・インバータ。 ≧ ≧ く 頃 Ｈｘ ｈ ト
Claims (1)
- 【特許請求の範囲】 入力信号を導入して信号処理を行う処理ス テージと、該処理ステージの出力信号を出力ピンに導出
するための出力バッファステージとを有する集積回路に
おいて、 前記出力バッファステージの前段にゲート回路を設け、
テストピンを介して印加した試験用直流電圧を前記ゲー
ト回路に印加することにより、前記出力バッファステー
ジの出力レベルを所定の直流電圧レベルに保持するよう
にしたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037389A JPS61198068A (ja) | 1985-02-28 | 1985-02-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037389A JPS61198068A (ja) | 1985-02-28 | 1985-02-28 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198068A true JPS61198068A (ja) | 1986-09-02 |
Family
ID=12496170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037389A Pending JPS61198068A (ja) | 1985-02-28 | 1985-02-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198068A (ja) |
-
1985
- 1985-02-28 JP JP60037389A patent/JPS61198068A/ja active Pending
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