JPH06273491A - ロジックｉｃ試験装置及び試験方法 - Google Patents
ロジックｉｃ試験装置及び試験方法Info
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- JPH06273491A JPH06273491A JP5060496A JP6049693A JPH06273491A JP H06273491 A JPH06273491 A JP H06273491A JP 5060496 A JP5060496 A JP 5060496A JP 6049693 A JP6049693 A JP 6049693A JP H06273491 A JPH06273491 A JP H06273491A
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- Japan
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- output voltage
- logic
- circuit
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Abstract
(57)【要約】
【目的】 被試験ＩＣの出力電圧レベルを測定すること
ができ、試験における誤判定を防止して試験の信頼性を
向上することができる専用型のロジックＩＣ試験装置及
び試験方法を提供することを目的とする。 【構成】 ロジックパターンを検査する機能試験回路
と、ロジックＩＣの出力電圧を検査する出力電圧試験回
路とを有し、この出力電圧試験回路は、ロジックＩＣの
出力電圧がＶOHとＶOLとの中間にあるときのみ出力する
ウインドコンパレータ１と、ウインドコンパレータ１の
出力を遅延する遅延回路２と、遅延回路２の出力とウイ
ンドコンパレータ１の出力とを入力されるＡＮＤ回路３
と、ＡＮＤ回路３の出力を記憶する出力記憶手段４とよ
りなる。
ができ、試験における誤判定を防止して試験の信頼性を
向上することができる専用型のロジックＩＣ試験装置及
び試験方法を提供することを目的とする。 【構成】 ロジックパターンを検査する機能試験回路
と、ロジックＩＣの出力電圧を検査する出力電圧試験回
路とを有し、この出力電圧試験回路は、ロジックＩＣの
出力電圧がＶOHとＶOLとの中間にあるときのみ出力する
ウインドコンパレータ１と、ウインドコンパレータ１の
出力を遅延する遅延回路２と、遅延回路２の出力とウイ
ンドコンパレータ１の出力とを入力されるＡＮＤ回路３
と、ＡＮＤ回路３の出力を記憶する出力記憶手段４とよ
りなる。
Description
【０００１】
【産業上の利用分野】本発明は、ロジックＩＣ試験装置
及び試験方法に関する。特に被試験ＩＣの出力電圧レベ
ルを測定することができ、試験における誤判定を防止し
て試験の信頼性を向上することができる専用型ロジック
ＩＣ試験装置及び試験方法を提供することを目的とする
改良に関する。
及び試験方法に関する。特に被試験ＩＣの出力電圧レベ
ルを測定することができ、試験における誤判定を防止し
て試験の信頼性を向上することができる専用型ロジック
ＩＣ試験装置及び試験方法を提供することを目的とする
改良に関する。
【０００２】
【従来の技術】ロジックＩＣ等の真理値を試験する試験
装置には汎用型と専用型とがある。汎用型試験装置は被
試験ＩＣの機種に関わらず試験することができ、被試験
ＩＣの出力の論理が規定のロジックパターンと合致する
か否かを検査するのみならず、被試験ＩＣの出力電圧値
をも測定することができるが、出力・入力パターンをプ
ログラムするための期待値メモリやフェイルメモリを必
要とするので装置が大形となり、また、試験に要する時
間が長大化する。そこで、被試験ＩＣの機種に専用のロ
ジックパターン機能試験回路を有し、小形で、しかも、
試験時間が短縮できる専用型試験装置が広く使用されて
いる。本発明はこのような専用型試験装置に関するもの
である。
装置には汎用型と専用型とがある。汎用型試験装置は被
試験ＩＣの機種に関わらず試験することができ、被試験
ＩＣの出力の論理が規定のロジックパターンと合致する
か否かを検査するのみならず、被試験ＩＣの出力電圧値
をも測定することができるが、出力・入力パターンをプ
ログラムするための期待値メモリやフェイルメモリを必
要とするので装置が大形となり、また、試験に要する時
間が長大化する。そこで、被試験ＩＣの機種に専用のロ
ジックパターン機能試験回路を有し、小形で、しかも、
試験時間が短縮できる専用型試験装置が広く使用されて
いる。本発明はこのような専用型試験装置に関するもの
である。
【０００３】以下、従来技術に係る専用型のロジックＩ
Ｃ試験装置及び試験方法について説明する。この専用型
試験装置は、被試験ＩＣが出力するディジタル信号を入
力され、被試験ＩＣの機種に専用のロジックパターン機
能試験回路により被試験ＩＣのロジックパターンを検査
するものであり、被試験ＩＣの出力電圧レベルを測定す
ることはできない。上記の試験回路の、被試験ＩＣとの
インターフェイスには、被試験ＩＣのロジックレベルに
合うＩＣが使用されており、このＩＣの動作状況によっ
て、被試験ＩＣの出力電圧レベルが高電位レベル（Ｈ）
か低電位レベル（Ｌ）かを判定する。
Ｃ試験装置及び試験方法について説明する。この専用型
試験装置は、被試験ＩＣが出力するディジタル信号を入
力され、被試験ＩＣの機種に専用のロジックパターン機
能試験回路により被試験ＩＣのロジックパターンを検査
するものであり、被試験ＩＣの出力電圧レベルを測定す
ることはできない。上記の試験回路の、被試験ＩＣとの
インターフェイスには、被試験ＩＣのロジックレベルに
合うＩＣが使用されており、このＩＣの動作状況によっ
て、被試験ＩＣの出力電圧レベルが高電位レベル（Ｈ）
か低電位レベル（Ｌ）かを判定する。
【０００４】
【発明が解決しようとする課題】従来技術に係る専用型
のロジックＩＣ試験装置においては、上記のように試験
回路のインターフェイス用ＩＣの動作状況によって被試
験ＩＣの出力電圧レベルが判定される。ところが、ＩＣ
の入力電圧における高電位レベル（ＶiH）は出力電圧に
おける高電位レベル（ＶOH）より低い値が規定され、入
力電圧における低電位レベル（ＶiL）は出力電圧におけ
る低電位レベル（ＶOL）より高い値が規定されている。
これはＩＣで回路を構成した場合の耐ノイズ性を高める
等の理由による。上記のＶiH＜ＶOH及びＶiL＞ＶOLに起
因して、被試験ＩＣの出力電圧レベルが規定されている
ＶOHより低くともＶiHより高ければ、また、規定されて
いるＶOLより高くともＶiLより低ければ、試験回路のイ
ンターフェイス用ＩＣが正常に動作し、試験における誤
判定を惹起すると言う欠点が従来技術にはある。
のロジックＩＣ試験装置においては、上記のように試験
回路のインターフェイス用ＩＣの動作状況によって被試
験ＩＣの出力電圧レベルが判定される。ところが、ＩＣ
の入力電圧における高電位レベル（ＶiH）は出力電圧に
おける高電位レベル（ＶOH）より低い値が規定され、入
力電圧における低電位レベル（ＶiL）は出力電圧におけ
る低電位レベル（ＶOL）より高い値が規定されている。
これはＩＣで回路を構成した場合の耐ノイズ性を高める
等の理由による。上記のＶiH＜ＶOH及びＶiL＞ＶOLに起
因して、被試験ＩＣの出力電圧レベルが規定されている
ＶOHより低くともＶiHより高ければ、また、規定されて
いるＶOLより高くともＶiLより低ければ、試験回路のイ
ンターフェイス用ＩＣが正常に動作し、試験における誤
判定を惹起すると言う欠点が従来技術にはある。
【０００５】本発明の目的は、この欠点を解消すること
にあり、被試験ＩＣの出力電圧レベルを測定することが
でき、試験における誤判定を防止して試験の信頼性を向
上することができる専用型ロジックＩＣ試験装置及び試
験方法を提供することにある。
にあり、被試験ＩＣの出力電圧レベルを測定することが
でき、試験における誤判定を防止して試験の信頼性を向
上することができる専用型ロジックＩＣ試験装置及び試
験方法を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的は、ロジック
パターンを検査する機能試験回路とロジックＩＣの出力
電圧を検査する出力電圧試験回路とを有し、前記の出力
電圧試験回路は、被試験ＩＣの出力電圧を入力され、こ
の出力電圧の値が基準となる高レベル出力電圧値
（ＶOH）と低レベル出力電圧値（ＶOL）との中間にある
ときのみ出力するウインドコンパレータ（１）と、この
ウインドコンパレータ（１）の出力端子に接続される遅
延回路（２）と、この遅延回路（２）の出力電圧と前記
のウインドコンパレータ（１）の出力電圧とを入力され
るＡＮＤ回路（３）と、このＡＮＤ回路（３）の出力を
記憶する出力記憶手段（４）とよりなるロジックＩＣ試
験装置と、この試験装置を使用してロジックＩＣを試験
する試験方法とによって達成される。
パターンを検査する機能試験回路とロジックＩＣの出力
電圧を検査する出力電圧試験回路とを有し、前記の出力
電圧試験回路は、被試験ＩＣの出力電圧を入力され、こ
の出力電圧の値が基準となる高レベル出力電圧値
（ＶOH）と低レベル出力電圧値（ＶOL）との中間にある
ときのみ出力するウインドコンパレータ（１）と、この
ウインドコンパレータ（１）の出力端子に接続される遅
延回路（２）と、この遅延回路（２）の出力電圧と前記
のウインドコンパレータ（１）の出力電圧とを入力され
るＡＮＤ回路（３）と、このＡＮＤ回路（３）の出力を
記憶する出力記憶手段（４）とよりなるロジックＩＣ試
験装置と、この試験装置を使用してロジックＩＣを試験
する試験方法とによって達成される。
【０００７】
【作用】本発明に係る専用型のロジックＩＣ試験装置
は、従来技術に係る専用型ロジックＩＣ試験装置（ロジ
ックパターン機能試験回路）にロジックＩＣ出力電圧試
験回路を付加したものである。
は、従来技術に係る専用型ロジックＩＣ試験装置（ロジ
ックパターン機能試験回路）にロジックＩＣ出力電圧試
験回路を付加したものである。
【０００８】上記のロジックＩＣ出力電圧試験回路は、
基準となる電圧を高レベル出力電圧値（ＶOH）と低レベ
ル出力電圧値（ＶOL）とするウインドコンパレータを使
用して、このウインドコンパレータに入力される被試験
ＩＣの出力電圧が上記のＶOHとＶOLとの間にあるか否か
を検査することを基本思想とするものであり、被試験Ｉ
Ｃの出力電圧がＶOHとＶOLとの間にあるときのみ、ウイ
ンドコンパレータが出力する。このロジックＩＣ出力電
圧試験回路の追加により、本発明に係るロジックＩＣ試
験装置は、ロジックパターンを検査できるとゝもに、ロ
ジックＩＣの出力電圧を、ＶOH以上のレベルと、ＶOHと
ＶOLとの間のレベルと、ＶOL以下のレベルとに分別する
ことが可能となる。
基準となる電圧を高レベル出力電圧値（ＶOH）と低レベ
ル出力電圧値（ＶOL）とするウインドコンパレータを使
用して、このウインドコンパレータに入力される被試験
ＩＣの出力電圧が上記のＶOHとＶOLとの間にあるか否か
を検査することを基本思想とするものであり、被試験Ｉ
Ｃの出力電圧がＶOHとＶOLとの間にあるときのみ、ウイ
ンドコンパレータが出力する。このロジックＩＣ出力電
圧試験回路の追加により、本発明に係るロジックＩＣ試
験装置は、ロジックパターンを検査できるとゝもに、ロ
ジックＩＣの出力電圧を、ＶOH以上のレベルと、ＶOHと
ＶOLとの間のレベルと、ＶOL以下のレベルとに分別する
ことが可能となる。
【０００９】なお、ロジックＩＣ出力電圧の波形におけ
る立ち上がりまたは立ち下がりにおける上記のウインド
コンパレータの偽出力信号による影響を除去するため、
ウインドコンパレータの出力信号とこの出力信号を遅延
させた信号との論理積をとり、これを記憶装置に記憶
し、試験終了後に、この記憶情報を調査してロジックＩ
Ｃ出力電圧レベルを確認する。
る立ち上がりまたは立ち下がりにおける上記のウインド
コンパレータの偽出力信号による影響を除去するため、
ウインドコンパレータの出力信号とこの出力信号を遅延
させた信号との論理積をとり、これを記憶装置に記憶
し、試験終了後に、この記憶情報を調査してロジックＩ
Ｃ出力電圧レベルを確認する。
【００１０】
【実施例】以下、図面を参照しつゝ、本発明の２実施例
に係るロジックＩＣ試験装置及び試験方法について説明
する。
に係るロジックＩＣ試験装置及び試験方法について説明
する。
【００１１】図１は第１実施例に係るロジックＩＣ試験
装置の構成図である。
装置の構成図である。
【００１２】図１参照 図において、機能試験回路は、ロジックパターンを検査
する試験回路であり、被試験ＩＣの機種に専用のもので
ある。この機能試験回路は従来技術に係る機能試験回路
と同一であるので、詳細な説明は省略する。
する試験回路であり、被試験ＩＣの機種に専用のもので
ある。この機能試験回路は従来技術に係る機能試験回路
と同一であるので、詳細な説明は省略する。
【００１３】１は被試験ＩＣの出力電圧（ディジタル信
号）を入力され、この出力電圧の値が基準となる高レベ
ル出力電圧値（ＶOH）と低レベル出力電圧値（ＶOL）と
の中間にあるときのみ出力するウインドコンパレータで
ある。図中のＶccは高電位電源である。２は、このウイ
ンドコンパレータ１の出力端子に接続される遅延回路で
ある。遅延時間は被試験ＩＣの出力電圧波形の立ち上が
り時間以上の時間、または、立ち下がり時間以上の時間
が選択される。３は、この遅延回路２の出力電圧と上記
のウインドコンパレータ１の出力電圧とを入力されるＡ
ＮＤ回路である。４は、このＡＮＤ回路３の出力を記憶
する出力記憶手段（例えばフリップフロップ回路）であ
る。上記の１〜４をもって出力電圧試験回路を構成す
る。
号）を入力され、この出力電圧の値が基準となる高レベ
ル出力電圧値（ＶOH）と低レベル出力電圧値（ＶOL）と
の中間にあるときのみ出力するウインドコンパレータで
ある。図中のＶccは高電位電源である。２は、このウイ
ンドコンパレータ１の出力端子に接続される遅延回路で
ある。遅延時間は被試験ＩＣの出力電圧波形の立ち上が
り時間以上の時間、または、立ち下がり時間以上の時間
が選択される。３は、この遅延回路２の出力電圧と上記
のウインドコンパレータ１の出力電圧とを入力されるＡ
ＮＤ回路である。４は、このＡＮＤ回路３の出力を記憶
する出力記憶手段（例えばフリップフロップ回路）であ
る。上記の１〜４をもって出力電圧試験回路を構成す
る。
【００１４】つぎに、本実施例に係るロジックＩＣ試験
装置の動作について説明する。機能試験回路は従来技術
の場合と同一なので省略する。
装置の動作について説明する。機能試験回路は従来技術
の場合と同一なので省略する。
【００１５】図２は本実施例の出力電圧試験回路の動作
説明図である。
説明図である。
【００１６】図２参照 図において、（ａ）は被試験ＩＣの出力電圧（ディジタ
ル入力）波形であり、（ｂ）はウインドコンパレータの
出力電圧波形であり、（ｃ）は遅延回路の出力電圧波形
であり、（ｄ）はＡＮＤ回路の出力電圧波形である。
ル入力）波形であり、（ｂ）はウインドコンパレータの
出力電圧波形であり、（ｃ）は遅延回路の出力電圧波形
であり、（ｄ）はＡＮＤ回路の出力電圧波形である。
【００１７】被試験ＩＣの出力電圧波形の、図における
第１波は、出力電圧値が高レベル出力電圧値ＶOH以上の
場合である。この場合、ウインドコンパレータ１の出力
波形は、図示のように被試験ＩＣの出力電圧波形におけ
る立ち上がり時間ｔおよび立ち下がり時間ｔの期間のみ
パルス波形として現れる。遅延回路２の出力電圧波形は
上記のウインドコンパレータ１の出力波形から遅延時間
ｔ0 （但しｔ0 ＞ｔ）遅れてパルス波形として現れる。
したがって、ＡＮＤ回路３の出力は０（零）である。
第１波は、出力電圧値が高レベル出力電圧値ＶOH以上の
場合である。この場合、ウインドコンパレータ１の出力
波形は、図示のように被試験ＩＣの出力電圧波形におけ
る立ち上がり時間ｔおよび立ち下がり時間ｔの期間のみ
パルス波形として現れる。遅延回路２の出力電圧波形は
上記のウインドコンパレータ１の出力波形から遅延時間
ｔ0 （但しｔ0 ＞ｔ）遅れてパルス波形として現れる。
したがって、ＡＮＤ回路３の出力は０（零）である。
【００１８】つぎに、被試験ＩＣの出力電圧波形の第２
波は、出力電圧が高レベル出力電圧値ＶOHと低レベル出
力電圧値ＶOLとの中間に有る場合である。この場合、ウ
インドコンパレータ１の出力波形は、図示のように、被
試験ＩＣの出力電圧が上記のＶOL以上の期間にわたって
矩形波形となる。遅延回路２の出力波形はこの矩形波形
より遅延時間ｔ0 遅れる。したがってＡＮＤ回路３は図
示のように出力信号を出す。このＡＮＤ回路３の出力信
号は出力記憶手段４に記憶される。
波は、出力電圧が高レベル出力電圧値ＶOHと低レベル出
力電圧値ＶOLとの中間に有る場合である。この場合、ウ
インドコンパレータ１の出力波形は、図示のように、被
試験ＩＣの出力電圧が上記のＶOL以上の期間にわたって
矩形波形となる。遅延回路２の出力波形はこの矩形波形
より遅延時間ｔ0 遅れる。したがってＡＮＤ回路３は図
示のように出力信号を出す。このＡＮＤ回路３の出力信
号は出力記憶手段４に記憶される。
【００１９】つぎに、本発明に係るロジックＩＣ試験装
置を使用してロジックＩＣを試験する試験方法について
説明する。
置を使用してロジックＩＣを試験する試験方法について
説明する。
【００２０】上記のロジックＩＣ試験装置に被試験ＩＣ
の出力電圧を入力し、上記の機能試験回路により、被試
験ＩＣの出力の論理が規定のロジックパターンと合致す
るか否かを検査する。また、上記の出力電圧試験回路に
より、被試験ＩＣの出力電圧が高電位レベル（ＶOH）と
低電位レベル（ＶOL）との中間にあるか否かを検査し、
出力記憶手段４に記憶されたこの検査結果を試験終了
後、調査してロジックＩＣ出力電圧レベルを確認する。
したがって、本発明に係るロジックＩＣ試験装置によ
り、試験における誤判定を防止することができる。
の出力電圧を入力し、上記の機能試験回路により、被試
験ＩＣの出力の論理が規定のロジックパターンと合致す
るか否かを検査する。また、上記の出力電圧試験回路に
より、被試験ＩＣの出力電圧が高電位レベル（ＶOH）と
低電位レベル（ＶOL）との中間にあるか否かを検査し、
出力記憶手段４に記憶されたこの検査結果を試験終了
後、調査してロジックＩＣ出力電圧レベルを確認する。
したがって、本発明に係るロジックＩＣ試験装置によ
り、試験における誤判定を防止することができる。
【００２１】図３は本発明の第２実施例に係るロジック
ＩＣ試験装置の構成図である。
ＩＣ試験装置の構成図である。
【００２２】図３参照 本実施例は多数の入力がある場合のロジックＩＣ試験装
置である。それぞれの入力に対して、第１実施例の場合
と同様のウインドコンパレータ１、遅延回路２、ＡＮＤ
回路３及びロジックパターン機能試験回路が設けられて
いる。それぞれのＡＮＤ回路の出力はＯＲ回路５に入力
され、このＯＲ回路５の出力が記憶手段（例えばフリッ
プフロップ回路）４に記憶される。多数入力のうちのい
ずれかの電圧が上記のＶOHとＶOLとの中間にあれば記憶
手段に出力される。被試験ＩＣの複数の出力電圧を同時
に検査することができるので試験効率を向上することが
できる。
置である。それぞれの入力に対して、第１実施例の場合
と同様のウインドコンパレータ１、遅延回路２、ＡＮＤ
回路３及びロジックパターン機能試験回路が設けられて
いる。それぞれのＡＮＤ回路の出力はＯＲ回路５に入力
され、このＯＲ回路５の出力が記憶手段（例えばフリッ
プフロップ回路）４に記憶される。多数入力のうちのい
ずれかの電圧が上記のＶOHとＶOLとの中間にあれば記憶
手段に出力される。被試験ＩＣの複数の出力電圧を同時
に検査することができるので試験効率を向上することが
できる。
【００２３】なお、被試験ＩＣにＴＴＬとＣＭＯＳとが
混在している場合は、それぞれのＶ OH・ＶOL設定回路を
有し、それぞれの入力に対応するしきい値を設定する。
混在している場合は、それぞれのＶ OH・ＶOL設定回路を
有し、それぞれの入力に対応するしきい値を設定する。
【００２４】
【発明の効果】以上説明したとおり、本発明に係るロジ
ックＩＣ試験装置は、ロジックパターンを検査する機能
試験回路とロジックＩＣの出力電圧を検査する出力電圧
試験回路とを有し、この出力電圧試験回路は、ロジック
ＩＣの出力電圧を入力されて、この出力電圧がＶOHとＶ
OLとの中間にあるときのみ出力するウインドコンパレー
タと、このウインドコンパレータの出力を遅延する遅延
回路と、この遅延回路の出力電圧と上記のウインドコン
パレータの出力電圧とを入力されるＡＮＤ回路と、ＡＮ
Ｄ回路の出力を記憶する出力記憶手段とよりなっている
ので、被試験ＩＣのロジックパターンを検査できるとゝ
もに、ロジックＩＣの出力電圧をＶOH以上のレベルと、
ＶOHとＶOLとの中間のレベルと、ＶOL以下のレベルとに
分類することが可能であり、試験装置は専用型なので小
形で、試験に要する時間も短い。
ックＩＣ試験装置は、ロジックパターンを検査する機能
試験回路とロジックＩＣの出力電圧を検査する出力電圧
試験回路とを有し、この出力電圧試験回路は、ロジック
ＩＣの出力電圧を入力されて、この出力電圧がＶOHとＶ
OLとの中間にあるときのみ出力するウインドコンパレー
タと、このウインドコンパレータの出力を遅延する遅延
回路と、この遅延回路の出力電圧と上記のウインドコン
パレータの出力電圧とを入力されるＡＮＤ回路と、ＡＮ
Ｄ回路の出力を記憶する出力記憶手段とよりなっている
ので、被試験ＩＣのロジックパターンを検査できるとゝ
もに、ロジックＩＣの出力電圧をＶOH以上のレベルと、
ＶOHとＶOLとの中間のレベルと、ＶOL以下のレベルとに
分類することが可能であり、試験装置は専用型なので小
形で、試験に要する時間も短い。
【００２５】したがって、本発明は被試験ＩＣの出力電
圧レベルを測定することができ、試験における誤判定を
防止して試験の信頼性を向上することができる専用型ロ
ジックＩＣ試験装置及び試験方法を提供することができ
る。
圧レベルを測定することができ、試験における誤判定を
防止して試験の信頼性を向上することができる専用型ロ
ジックＩＣ試験装置及び試験方法を提供することができ
る。
【図１】本発明の第１実施例に係るロジックＩＣ試験装
置の構成図である。
置の構成図である。
【図２】本発明の第１実施例に係るロジックＩＣ試験装
置の出力電圧試験回路の動作説明図である。
置の出力電圧試験回路の動作説明図である。
【図３】本発明の第２実施例に係るロジックＩＣ試験装
置の構成図である。
置の構成図である。
１ ウインドコンパレータ ２ 遅延回路 ３ ＡＮＤ回路 ４ 出力記憶手段 ５ ＯＲ回路
Claims (2)
- 【請求項１】 ロジックパターンを検査する機能試験回
路とロジックＩＣの出力電圧を検査する出力電圧試験回
路とを有し、 前記出力電圧試験回路は、 被試験ＩＣの出力電圧を入力され、該出力電圧の値が基
準となる高レベル出力電圧値（ＶOH）と低レベル出力電
圧値（ＶOL）との中間にあるときのみ出力するウインド
コンパレータ（１）と、 該ウインドコンパレータ（１）の出力端子に接続される
遅延回路（２）と、 該遅延回路（２）の出力電圧と前記ウインドコンパレー
タ（１）の出力電圧とを入力されるＡＮＤ回路（３）
と、 該ＡＮＤ回路（３）の出力を記憶する出力記憶手段
（４）とよりなることを特徴とするロジックＩＣ試験装
置。 - 【請求項２】 請求項１記載のロジックＩＣ試験装置を
使用してロジックＩＣを試験する試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06049693A JP3183585B2 (ja) | 1993-03-19 | 1993-03-19 | ロジックｉｃ試験装置及び試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06049693A JP3183585B2 (ja) | 1993-03-19 | 1993-03-19 | ロジックｉｃ試験装置及び試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06273491A true JPH06273491A (ja) | 1994-09-30 |
| JP3183585B2 JP3183585B2 (ja) | 2001-07-09 |
Family
ID=13143969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06049693A Expired - Fee Related JP3183585B2 (ja) | 1993-03-19 | 1993-03-19 | ロジックｉｃ試験装置及び試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3183585B2 (ja) |
-
1993
- 1993-03-19 JP JP06049693A patent/JP3183585B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3183585B2 (ja) | 2001-07-09 |
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