JPH0325880B2 - - Google Patents
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- JPH0325880B2 JPH0325880B2 JP59141677A JP14167784A JPH0325880B2 JP H0325880 B2 JPH0325880 B2 JP H0325880B2 JP 59141677 A JP59141677 A JP 59141677A JP 14167784 A JP14167784 A JP 14167784A JP H0325880 B2 JPH0325880 B2 JP H0325880B2
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- 238000012360 testing method Methods 0.000 claims description 60
- 230000004044 response Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- BNPSSFBOAGDEEL-UHFFFAOYSA-N albuterol sulfate Chemical compound OS(O)(=O)=O.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1 BNPSSFBOAGDEEL-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は半導体メモリのようなICを試験す
るIC試験装置に関する。
るIC試験装置に関する。
「発明の背景」
IC化されたメモリ例えばRAM、ROM、
EPROMのようなメモリはアドレスを与えてから
読出信号が得られるまでの時間、いわゆるアクセ
スタイムが短かい方が優れている。同一品種のメ
モリでも製造工程のわずかなバラツキ等によりア
クセスタイムに差が生じる。このため従来よりア
クセスタイムの違いによつて製品を分類し製品に
等級付けすることを行なつている。
EPROMのようなメモリはアドレスを与えてから
読出信号が得られるまでの時間、いわゆるアクセ
スタイムが短かい方が優れている。同一品種のメ
モリでも製造工程のわずかなバラツキ等によりア
クセスタイムに差が生じる。このため従来よりア
クセスタイムの違いによつて製品を分類し製品に
等級付けすることを行なつている。
この発明はアクセスタイムの違いによつて製品
を等級分けする部分の改良に関するものである。
を等級分けする部分の改良に関するものである。
「従来技術」
第３図に従来のIC試験装置を示す。図中１は
被試験ICを示す。この例では被試験ICとして
RAMの場合を例示して説明する。被試験IC１に
はパターン発生器２Ａからパターン信号を与え、
被試験IC１にパターン信号を書込む動作と読出
す動作を行なわせる。
被試験ICを示す。この例では被試験ICとして
RAMの場合を例示して説明する。被試験IC１に
はパターン発生器２Ａからパターン信号を与え、
被試験IC１にパターン信号を書込む動作と読出
す動作を行なわせる。
３は論理比較器を示す。この論理比較器３は被
試験IC１の応答出力と期待値パターン発生器２
Ｂから出力される期待値パターン信号とを比較
し、一致不一致を検出する回路である。図には被
試験IC１の一つの端子に関する部分だけを示し
ている。
試験IC１の応答出力と期待値パターン発生器２
Ｂから出力される期待値パターン信号とを比較
し、一致不一致を検出する回路である。図には被
試験IC１の一つの端子に関する部分だけを示し
ている。
論理比較器３は入力部分に被試験IC１の応答
出力が正規の電圧レベルVOHとVOLを持つＨ論
理信号とＬ論理信号を出力しているか否かを判定
するレベル判定器３Ａ，３Ｂを有し、このレベル
判定器３Ａ，３Ｂによつて正規の電圧レベル
VOHとVOLを持つＨ論理信号とＬ論理信号を出
力していることを判定し、その判定出力をマルチ
プレクサ３Ｃに与える。
出力が正規の電圧レベルVOHとVOLを持つＨ論
理信号とＬ論理信号を出力しているか否かを判定
するレベル判定器３Ａ，３Ｂを有し、このレベル
判定器３Ａ，３Ｂによつて正規の電圧レベル
VOHとVOLを持つＨ論理信号とＬ論理信号を出
力していることを判定し、その判定出力をマルチ
プレクサ３Ｃに与える。
マルチプレクサ３Ｃの入力端子ＡとＢにレベル
判定器３Ａと３Ｂの判定出力を与え、端子Ｓに期
待値パターン発生器２Ｂから期待値パターンを与
える。マルチプレクサ３Ｃは期待値パターンがＨ
論理のとき入力端子Ａの入力された信号を出力端
子Ｃに出力し、期待値パターンがＬ論理のとき、
入力端子Ｂに入力された信号を出力端子Ｃに出力
する。マルチプレクサ３Ｃの出力は例えば排他的
論理和回路によつて構成した一致検出器３Ｄの一
方の入力端子に与える。この一致検出器３Ｄの他
方の入力端子には期待値パターンを与える。従つ
て期待値パターンがＨ論理のとき一致検出器３Ｄ
はレベル判定器３Ａの出力と期待値パターンとを
比較し、期待値パターンがＬ論理のときレベル判
定器３Ｂの出力と期待値パターンとを比較する。
一致検出回路３Ｄの出力はこの例では反転出力端
子から取り出し、期待値パターンと被試験IC１
の応答出力が一致したときＨ論理を出力するよう
に構成した場合を示す。従つて一致検出回路３Ｄ
からＨ論理が出力されたとき良、Ｌ論理が出力さ
れたとき不良と判定する。
判定器３Ａと３Ｂの判定出力を与え、端子Ｓに期
待値パターン発生器２Ｂから期待値パターンを与
える。マルチプレクサ３Ｃは期待値パターンがＨ
論理のとき入力端子Ａの入力された信号を出力端
子Ｃに出力し、期待値パターンがＬ論理のとき、
入力端子Ｂに入力された信号を出力端子Ｃに出力
する。マルチプレクサ３Ｃの出力は例えば排他的
論理和回路によつて構成した一致検出器３Ｄの一
方の入力端子に与える。この一致検出器３Ｄの他
方の入力端子には期待値パターンを与える。従つ
て期待値パターンがＨ論理のとき一致検出器３Ｄ
はレベル判定器３Ａの出力と期待値パターンとを
比較し、期待値パターンがＬ論理のときレベル判
定器３Ｂの出力と期待値パターンとを比較する。
一致検出回路３Ｄの出力はこの例では反転出力端
子から取り出し、期待値パターンと被試験IC１
の応答出力が一致したときＨ論理を出力するよう
に構成した場合を示す。従つて一致検出回路３Ｄ
からＨ論理が出力されたとき良、Ｌ論理が出力さ
れたとき不良と判定する。
一致検出回路３Ｄの出力は記憶手段４に与え
る。記憶手段４は二つのＤ形フリツププロツプ４
Ａ，４Ｂを縦続接続して構成することができる。
前段のＤ形フリツプフロツプ４Ａのデータ入力端
子Ｄに一致検出器３Ｄの出力を与えると共にクロ
ツク端子CKにストローブパルス発生器２Ｃから
ストローブパルスを与える。５はこのストローブ
パルスを遅延させる遅延回路を示す。この遅延回
路５の遅延時間は論理比較器３における遅延時間
に等しく選定する。
る。記憶手段４は二つのＤ形フリツププロツプ４
Ａ，４Ｂを縦続接続して構成することができる。
前段のＤ形フリツプフロツプ４Ａのデータ入力端
子Ｄに一致検出器３Ｄの出力を与えると共にクロ
ツク端子CKにストローブパルス発生器２Ｃから
ストローブパルスを与える。５はこのストローブ
パルスを遅延させる遅延回路を示す。この遅延回
路５の遅延時間は論理比較器３における遅延時間
に等しく選定する。
前段に配置したＤ形フリツプフロツプ４Ａの出
力は次段に配置したＤ形フリツプフロツプ４Ｂの
クロツク端子CKに与える。次段のＤ形フリツプ
フロツプ４Ｂのデータ入力端子ＤにはＨ論理信号
を与えておき前段のフリツプフロツプ４Ａの出力
がＨ論理に反転したときＨ論理を読込む動作を行
なう。
力は次段に配置したＤ形フリツプフロツプ４Ｂの
クロツク端子CKに与える。次段のＤ形フリツプ
フロツプ４Ｂのデータ入力端子ＤにはＨ論理信号
を与えておき前段のフリツプフロツプ４Ａの出力
がＨ論理に反転したときＨ論理を読込む動作を行
なう。
記憶手段４に記憶した判定結果は読込ゲート６
を通じてアクセスタイム判定手段７に入力され
る。
を通じてアクセスタイム判定手段７に入力され
る。
「従来技術の動作」
第３図に示す回路において被試験IC１のアク
セスタイムの違いを判定する動作について説明す
る。第４図Ａに被試験ICに与えるアドレス信号
を、同図Ｂは被試験IC１の読出出力を示す。こ
の例ではアドレス信号ADRを与え始めた時点か
ら時間ｔが経過した時点で被試験IC１から読出
信号Ｍが読み出された場合を示す。つまりアクセ
スタイムがｔの場合を示す。
セスタイムの違いを判定する動作について説明す
る。第４図Ａに被試験ICに与えるアドレス信号
を、同図Ｂは被試験IC１の読出出力を示す。こ
の例ではアドレス信号ADRを与え始めた時点か
ら時間ｔが経過した時点で被試験IC１から読出
信号Ｍが読み出された場合を示す。つまりアクセ
スタイムがｔの場合を示す。
ここで第１回目の試験ではストローブパルス発
生器２Ｃから第４図Ｃに示すタイミングτ1だけ遅
れたストローブパルスSTB1を出力させ、このス
トローブパルスSTB1によつて記憶手段４に論理
比較器３の比較結果を読込ませる。この例ではτ1
＜ｔであるから不良と判定される。
生器２Ｃから第４図Ｃに示すタイミングτ1だけ遅
れたストローブパルスSTB1を出力させ、このス
トローブパルスSTB1によつて記憶手段４に論理
比較器３の比較結果を読込ませる。この例ではτ1
＜ｔであるから不良と判定される。
次に２回目の試験では遅延時間がτ2に選定され
たストローブパルスSTB2によつて試験を行な
う。図の例ではτ2は＞ｔであるから記憶手段４に
ストローブパルスSTB2が与えられる時点では論
理比較器３は被試験IC１の応答信号Ｍを出力し
ている。よつて記憶手段４はＨ論理を取込み良と
判定する。このときアクセスタイム判定手段７は
被試験IC１のアクセスタイムの等級を２等級と
判定する。
たストローブパルスSTB2によつて試験を行な
う。図の例ではτ2は＞ｔであるから記憶手段４に
ストローブパルスSTB2が与えられる時点では論
理比較器３は被試験IC１の応答信号Ｍを出力し
ている。よつて記憶手段４はＨ論理を取込み良と
判定する。このときアクセスタイム判定手段７は
被試験IC１のアクセスタイムの等級を２等級と
判定する。
このようにして従来はストローブパルスの遅延
時間をτ1〜τ4に順次変化させて試験を行ないスト
ローブパルスSTB4によつて良と判定されない素
子を最終的に不良と判定し、被試験ICのアクセ
スタイム別に１等級から４等級に等級分けを行な
つている。
時間をτ1〜τ4に順次変化させて試験を行ないスト
ローブパルスSTB4によつて良と判定されない素
子を最終的に不良と判定し、被試験ICのアクセ
スタイム別に１等級から４等級に等級分けを行な
つている。
「発明が解決しようとする問題点」
上述したように従来は被試験IC１のアクセス
タイム別の等級分けを行なう方法として一つのス
トローブパルスSTBの遅延時間を順次ずらして
試験する方法であるためアクセスタイムを例えば
上記したように４等級に分ける場合は試験を４回
行なわなくてはならない。このために一回に例え
ば1000個のICを試験するものとすると延べで
4000個分のICを試験しなければならなくなる。
この結果試験に要する時間が長くなり多量にIC
を試験しなければならない要求に対して障害とな
つている。
タイム別の等級分けを行なう方法として一つのス
トローブパルスSTBの遅延時間を順次ずらして
試験する方法であるためアクセスタイムを例えば
上記したように４等級に分ける場合は試験を４回
行なわなくてはならない。このために一回に例え
ば1000個のICを試験するものとすると延べで
4000個分のICを試験しなければならなくなる。
この結果試験に要する時間が長くなり多量にIC
を試験しなければならない要求に対して障害とな
つている。
「問題点を解決するための手段」
この発明では論理比較器３の比較結果を取込む
記憶手段を複数設け、この複数の記憶手段に遅延
回路５により遅延時間が異なるストローブパルス
を与え、どのストローブパルスによつて良を取込
んだかを判定することにより被試験ICのアクセ
スタイムの等級分けを行なうように構成したもの
である。
記憶手段を複数設け、この複数の記憶手段に遅延
回路５により遅延時間が異なるストローブパルス
を与え、どのストローブパルスによつて良を取込
んだかを判定することにより被試験ICのアクセ
スタイムの等級分けを行なうように構成したもの
である。
従つてこの発明によれば一度に複数の等級分け
を行なうことができ試験の回数を少なくすること
ができる。
を行なうことができ試験の回数を少なくすること
ができる。
「発明の実施例」
第１図にこの発明の一実施例を示す。第１図に
おいて１は被試験IC、２Ａはパターン発生器、
２Ｂは期待値パターン発生器、２Ｃはストローブ
パルス発生器、３は論理比較器、６は読込ゲー
ト、７は等級判定手段を示していることは従来と
同じである。
おいて１は被試験IC、２Ａはパターン発生器、
２Ｂは期待値パターン発生器、２Ｃはストローブ
パルス発生器、３は論理比較器、６は読込ゲー
ト、７は等級判定手段を示していることは従来と
同じである。
この発明においては論理比較器３の出力側に複
数の記憶手段を設けた構造を特徴とするものであ
る。この例では二つの記憶手段４1と４2を設けた
場合を示す。二つの記憶手段４1と４2には１回目
の試験では遅延時間が第２図ＣとＤに示すτ1とτ2
のストローブパルスSTB1とSTB2を与える。２
回目の試験では第２図ＥとＦに示す遅延時間τ3と
τ4を持つストローブパルスSTB1′とSTB2′を与え
る。
数の記憶手段を設けた構造を特徴とするものであ
る。この例では二つの記憶手段４1と４2を設けた
場合を示す。二つの記憶手段４1と４2には１回目
の試験では遅延時間が第２図ＣとＤに示すτ1とτ2
のストローブパルスSTB1とSTB2を与える。２
回目の試験では第２図ＥとＦに示す遅延時間τ3と
τ4を持つストローブパルスSTB1′とSTB2′を与え
る。
「発明の動作」
この結果この発明によるIC試験装置によれば
１回目の試験で被試験IC１のアクセスタイムｔ
はｔ＜τ1とτ1＜ｔ＜τ2と、ｔ＞τ2の三つの等級分
けを行なうことができる。
１回目の試験で被試験IC１のアクセスタイムｔ
はｔ＜τ1とτ1＜ｔ＜τ2と、ｔ＞τ2の三つの等級分
けを行なうことができる。
１回目の試験結果がｔ＜τ1とτ1＜ｔ＜τ2に判定
した場合はその素子は等級が決定されるから次回
の試験対称から外される。
した場合はその素子は等級が決定されるから次回
の試験対称から外される。
二回目の試験ではストローブパルスの遅延時間
を第２図ＥとＦに示すようにτ3とτ4を持つストロ
ーブパルスSTB1′，STB2′にし、１回目の試験と
２回目の試験でｔ＜τ1、τ1＜ｔ＜τ2、τ2＜ｔ＜τ3
、
τ3＜ｔ＜τ4、ｔ＞τ4の５等級に分類する。
を第２図ＥとＦに示すようにτ3とτ4を持つストロ
ーブパルスSTB1′，STB2′にし、１回目の試験と
２回目の試験でｔ＜τ1、τ1＜ｔ＜τ2、τ2＜ｔ＜τ3
、
τ3＜ｔ＜τ4、ｔ＞τ4の５等級に分類する。
この分類はアクセスタイム判定手段７によつて
行なわれる。アクセスタイム判定手段７は読込ゲ
ート６Ａと６Ｂの出力が第１回目の試験のとき６
Ａと６Ｂが共にＨ論理であればそのときの被試験
IC１のアクセスタイムｔはｔ＜τ1であり１等級に
分類する。
行なわれる。アクセスタイム判定手段７は読込ゲ
ート６Ａと６Ｂの出力が第１回目の試験のとき６
Ａと６Ｂが共にＨ論理であればそのときの被試験
IC１のアクセスタイムｔはｔ＜τ1であり１等級に
分類する。
また１回目の試験で読込ゲート６ＡがＬ論理を
出力し、読込ゲート６ＢがＨ論理を出力した場合
はアクセスタイムｔはτ1＜ｔ＜τ2であり判定手段
７は２等級と判定する。また１回目の試験で読込
ゲート６Ａと６Ｂの双方がＬ論理を出力した場合
はアクセスタイムｔはｔ＞τ2に分類され次の試験
に回わされる。
出力し、読込ゲート６ＢがＨ論理を出力した場合
はアクセスタイムｔはτ1＜ｔ＜τ2であり判定手段
７は２等級と判定する。また１回目の試験で読込
ゲート６Ａと６Ｂの双方がＬ論理を出力した場合
はアクセスタイムｔはｔ＞τ2に分類され次の試験
に回わされる。
２回目の試験は１回目の試験で等級が決定され
なかつたICだけを試験する。つまり２回目の試
験において読込ゲート６Ａと６Ｂが共にＨ論理を
出力した場合はアクセスタイムｔはτ2＜ｔ＜τ3に
分類し、３等級と判定する。また読込ゲート６Ａ
がＬ論理を出力し、６ＢがＨ論理を出力した場合
はアクセスタイムｔはτ3＜ｔ＜τ4に分類し、４等
級と判定する。２回目の試験において読込ゲート
６Ａと６Ｂが共にＬ論理を出力した場合はアクセ
スタイムｔはｔ＞τ4と判定し不良と判定する。
なかつたICだけを試験する。つまり２回目の試
験において読込ゲート６Ａと６Ｂが共にＨ論理を
出力した場合はアクセスタイムｔはτ2＜ｔ＜τ3に
分類し、３等級と判定する。また読込ゲート６Ａ
がＬ論理を出力し、６ＢがＨ論理を出力した場合
はアクセスタイムｔはτ3＜ｔ＜τ4に分類し、４等
級と判定する。２回目の試験において読込ゲート
６Ａと６Ｂが共にＬ論理を出力した場合はアクセ
スタイムｔはｔ＞τ4と判定し不良と判定する。
「発明の効果」
以上説明したようにこの発明によれば一度に複
数のアクセスタイムの等級分けを行なうことがで
きるから、短時間に多くのICを試験することが
できる効果が得られる。
数のアクセスタイムの等級分けを行なうことがで
きるから、短時間に多くのICを試験することが
できる効果が得られる。
「発明の変形実施例」
第１図では記憶手段を二つに設けた場合を説明
したが、２個以上の記憶手段を設けてもよい。例
えば４個の記憶手段を設けることにより一度に４
つの等級分けを行なうことができる。
したが、２個以上の記憶手段を設けてもよい。例
えば４個の記憶手段を設けることにより一度に４
つの等級分けを行なうことができる。
また上述では被試験ICとしてRAMを例示して
説明したがROM、EPROM等の他のICメモリを
試験することもできる。
説明したがROM、EPROM等の他のICメモリを
試験することもできる。
第１図はこの発明の一実施例を説明するための
ブロツク図、第２図はこの発明によるIC試験装
置の動作を説明するための波形図、第３図は従来
のIC試験装置を説明するためのブロツク図、第
４図は従来のIC試験装置の動作を説明するため
の波形図である。 １：被試験IC、２Ａ：パターン発生器、２
Ｂ：期待値パターン発生器、２Ｃ：ストローブパ
ルス発生器、３：論理比較器、４1，４2：記憶手
段、５：遅延回路、６Ａ，６Ｂ：読込ゲート、
７：アクセスタイム判定手段。
ブロツク図、第２図はこの発明によるIC試験装
置の動作を説明するための波形図、第３図は従来
のIC試験装置を説明するためのブロツク図、第
４図は従来のIC試験装置の動作を説明するため
の波形図である。 １：被試験IC、２Ａ：パターン発生器、２
Ｂ：期待値パターン発生器、２Ｃ：ストローブパ
ルス発生器、３：論理比較器、４1，４2：記憶手
段、５：遅延回路、６Ａ，６Ｂ：読込ゲート、
７：アクセスタイム判定手段。
Claims (1)
- 【特許請求の範囲】 １ Ａ 被試験ICにパターン信号を与えるパタ
ーン発生器と、 Ｂ 被試験ICの応答出力に対応する期待値パタ
ーン信号を発生する期待値パターン発生器と、 Ｃ ストローブ発生器から出力するストローブパ
ルスを遅延する複数の遅延回路と、 Ｄ 被試験ICの応答出力と期待値パターン信号
とを比較する論理比較器と、 Ｅ この論理比較器の比較結果を上記複数の遅延
回路の遅延量の異なるストローブパルスで取込
む複数の記憶手段と、 Ｆ この複数の記憶手段の記憶結果から被試験
ICのアクセスタイムの判別を行なうアクセス
タイム判定手段と、 から成るIC試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59141677A JPS6122500A (ja) | 1984-07-09 | 1984-07-09 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59141677A JPS6122500A (ja) | 1984-07-09 | 1984-07-09 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6122500A JPS6122500A (ja) | 1986-01-31 |
| JPH0325880B2 true JPH0325880B2 (ja) | 1991-04-09 |
Family
ID=15297630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59141677A Granted JPS6122500A (ja) | 1984-07-09 | 1984-07-09 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6122500A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378400A (ja) * | 1986-09-19 | 1988-04-08 | Fujitsu Ltd | Ｒａｍ試験方式 |
| US4878209A (en) * | 1988-03-17 | 1989-10-31 | International Business Machines Corporation | Macro performance test |
| JP4495308B2 (ja) * | 2000-06-14 | 2010-07-07 | 株式会社アドバンテスト | 半導体デバイス試験方法・半導体デバイス試験装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124100A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | アクセスタイム測定装置 |
-
1984
- 1984-07-09 JP JP59141677A patent/JPS6122500A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124100A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | アクセスタイム測定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6122500A (ja) | 1986-01-31 |
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