DE10121309B4 - Testschaltung zum Testen einer zu testenden Schaltung - Google Patents

Testschaltung zum Testen einer zu testenden Schaltung Download PDF

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Abstract

Testschaltung zum Testen einer zu testenden Schaltung mit:
(a) einem Testdatengenerator (15), der in Abhängigkeit von Datensteuersignalen, die über Datensteuerleitungen (19) von einem externen Testgerät (2) empfangen werden, Referenz-Testdaten generiert;
(b) einem Datenausgangstreiber (25) zur Abgabe der generierten Referenz-Testdaten über Datenleitungspaare (31, 36) eines differenziellen Datenbusses an die zu testende Schaltung (3);
(c) eine Dateneingangsschaltung (40) zum Empfang von aus der zu testenden Schaltung (3) ausgelesenen und über die Datenleitungspaare (31, 36) des differentiellen Datenbusses übertragenen Daten;
(d) eine Datenvergleichsschaltung (58), die die generierten Referenz-Testdaten und die ausgelesenen Daten vergleicht und in Abhängigkeit von dem Vergleichsergebnis ein Anzeigesignal, das anzeigt, ob die zu testende Schaltung (3) funktionsfähig ist, an das externe Testgerät (2) über eine Anzeigesignalleitung (63) überträgt;
(e) wobei jedes Datenleitungspaar (31, 36) des differentiellen Datenbusses zwischen der zu testenden Schaltung (3) und der Testschaltung (1) eine erste Datensignalleitung (31) zur Übertragung eines Datensignals und eine zweite Datensignalleitung (36) zur Übertragung eines dazu invertierten Datensignals aufweist und wobei die beiden Datensignalleitungen (31,36) zur Minimierung von Signallaufzeitunterschieden zwischen dem übertragenen Datensignal und dem übertragenen invertierten Datensignal kurz sind; und mit
(f) einer internen Steuerschaltung (45), die in Abhängigkeit von Steuersignalen, die von dem externen Testgerät (2) mit einer niedrigen Taktfrequenz empfangen werden, interne Steuersignale zur Ansteuerung der Dateneingangsschaltung (40) und des Datenausgangstreibers (25) erzeugt,
wobei eine Signalverzögerung des durch die Dateneingangsschaltung (40) empfangenen Dateneingangssignals und eine Signalverzögerung des durch den Datenausgangstreiber (25) abgegebenen Datensignals durch die interne Steuerschaltung (45) einstellbar ist.

Description

  • Die Erfindung betrifft eine Testschaltung zum Testen einer zu testenden Schaltung, insbesondere eine Testschaltung zum Testen eines hochfrequent arbeitenden synchronen Speichers.
  • Die US 6058056 beschreibt einen Testschaltkreis zur Erfassung fehlerhafter Speicherzellen in einem Speicher. Dabei ist ein externes Testgerät an eine Speichervorrichtung angeschlossen. Die Speichervorrichtung enthält eine Testschaltung zum Testen der Funktionsfähigkeit der darin enthaltenen Speicherzellen, die in einem Speicherzellenarray vorgesehen sind. Die Speichervorrichtung kann in einem normalen Betriebsmodus oder in einem Testbetriebsmodus arbeiten. Um die Speichervorrichtung in einen Testbetriebsmodus zu versetzen sendet das externe Testgerät ein Testbetriebsmodussignal an einen Steuerschaltkreis. Dieser Steuerschaltkreis enthält ein Testtaktsignal von einem Frequenzvervielfachungsschaltkreis. Vor dem Testen wird ein Testdatenmuster in alle Speicherzellen des Speicherzellenfeldes eingeschrieben. Dabei generiert der Steuerschaltkreis die einzuschreibenden Testdaten. Wenn die gewünschten Testdaten in das Speicherzellenfeld eingeschrieben wurden, aktiviert der Steuerschaltkreis einen Fehlererfassungsschaltkreis. Der Fehlererfassungsschaltkreis ist über differenzielle Datenleitungen an das Speicherzellenfeld angeschlossen. Der Fehlererfassungsschaltkreis enthält einen Datenkompressionsschaltkreis. Wenn ein erstes Datensignal, das aus dem Speicherzellenfeld abgegeben wird, und ein zweites Datensignal, welches aus einem Datenspeicherfeld abgegeben wird, unterschiedlich sind, wird ein logisch niedriges Anzeigesignal durch einen ersten Datenkompressionsschaltkreis generiert und an eine Datenkompressionsschaltung abgegeben. Wenn beide Speicherzellenfelder fehlerhafte Speicherzellen enthalten wird kein Fehler erkannt.
  • 1a zeigt eine Testanordnung nach dem Stand der Technik. Eine zu testende Schaltung (DUT: Device Under Test) wird durch ein externes Testgerät auf seine Funktionsfähigkeit hin geprüft. Bei der zu testenden Schaltung handelt es sich beispielsweise um einen synchronen Speicherbaustein, der eine Vielzahl von Speicherzellen enthält. Das externe Testgerät legt über einen Steuerbus Steuersignale zum Testen des synchronen Speicherbausteins an und adressiert die zu testenden Speicherzellen innerhalb des Speicherbausteins über den Adressbus. Ein in dem externen Testgerät enthaltener Testdatengenerator generiert Testdatenmuster, die in einem Schreibbetriebsmodus über einen Datenbus an die zu testende Schaltung angelegt werden und in die adressierten Speicherzellen eingeschrieben werden. Anschließend werden in einem Lesebetriebsmodus die Daten wieder aus den adressierten Speicherzellen ausgelesen und über den Datenbus zurück an das externe Testgerät übertragen. Das Testgerät vergleicht die ausgelesenen Testdaten intern mit Referenz-Testdaten und erkennt fehlerhafte Speicherzellen anhand von Abweichungen zwischen den Referenz-Testdaten und den ausgelesenen Daten.
  • Zur Erhöhung der maximal möglichen Datenübertragungsrate bei Punkt-zu-Punkt-Datenverbindungen werden die Signalleitungen des Datenbusses, der beispielsweise aus d Datensignalleitungen besteht, als differentielle Signalleitungen ausgebildet. Dabei wird zu jedem Datensignal parallel das entsprechende invertierte Datensignal über eine eigene Signalleitung geführt.
  • 1b zeigt exemplarisch ein Datenleitungspaar des Datenbusses zwischen der zu testenden Schaltung DUT und dem externen Testgerät. Das Datenleitungspaar des differentiellen Datenbusses weist eine erste Datensignalleitung zur Übertragung eines Datensignals sig und eine zweite Datensignalleitung zur Übertragung eines dazu invertierten Datensignals sig auf. Die beiden dargestellten Datensignalleitungen des Datenleitungs paares zwischen der zu testenden Schaltung DUT und dem Testgerät weisen eine Länge L auf.
  • Die differenzielle Signalübertragung ermöglicht es, die Eingangs- und Ausgangsstufen der zu testenden Schaltung DUT und des Testgeräts leitungstechnisch einfach aufzubauen, wobei gleichzeitig die Eingangs- und Ausgangsstufen sowie die Übertragungsstrecke unempfindlich gegenüber Jitter der Signalflanken sowie Drifts der Gleichspannungspegel sind.
  • Aufgrund der relativ langen Datensignalleitungen zwischen dem Testgerät und der zu testenden Schaltung DUT kommt es zu Signallaufzeitverzögerungen der Datensignale und zu Signallaufzeitunterschieden zwischen dem übertragenen Datensignal und dem dazu übertragenen invertierten Datensignal. Die Laufzeitunterschiede sind eine Folge unterschiedlicher Leitungslängen der beiden Datenleitungen eines Datenleitungspaares, unterschiedlicher parasitärer Kapazitäten bzw. Induktivitäten und unterschiedlicher Fertigungstoleranzen. Da bei der in 1b dargestellten Testanordnung Signallaufzeitunterschiede zwischen dem Datensignal und dem dazu invertiert übertragenen Datensignal nicht heraus kalibrierbar sind, führen diese Signallaufzeitunterschiede zu Einbußen bei der zeitlichen Genauigkeit der gesamten Testanordnung und somit zu Ausbeuteverlusten beim Testen. Die durch die Signallaufzeitunterschiede erfolgte zusätzliche Ungenauigkeit beträgt in vielen Fällen über 50 Pikosekunden. Beim Testen von Hochfrequenz – Speicherbausteinen, die mit Taktfrequenzen von einigen Hundert Megahertz arbeiten, verursachen derartige Signallaufzeitverzögerungen Testfehler.
  • Es wurde daher die in 2 dargestellte Testanordnung vorgeschlagen. Zum Ausgleich der Signallaufzeitunterschiede, die durch die teilweise meterlangen Datensignalleitungen, die Verbindungen sowie die Anschlusselektronik hervorgerufen werden, werden bei der in 2 dargestellten Testanordnung die Bewertungszeitpunkte einer Eingangsstufe durch eine in dem Testgerät integrierte Kalibrierschaltung KAL eingestellt. Die Eingangsstufe enthält Differenzverstärker, die die empfangenen Datensignale mit einer statischen Komparatorspannung Vcom, die durch einen Komparatorspannungsgenerator KONP erzeugt wird, vergleichen.
  • Der Nachteil der in 2 gezeigten Testanordnung nach dem Stand der Technik besteht darin, dass diese gegenüber dem Timing-Jitter und gegenüber DC bzw. Gleichspannungspegeldrifts sehr anfällig ist.
  • Die 3a bis 3c zeigen die kalibrierbare Testanordnung nach dem Stand der Technik gemäß 2 und die zugehörigen Signale zur Erläuterung der dabei auftretenden Probleme.
  • Ein von der zu testenden Schaltung DUT abgegebenes Datensignal SIGDUT wird durch die Eingangsstufe des externen Testgeräts mit einer gewissen Signalverzögerung als Signal sigTester empfangen und durch einen Differenzverstärker mit einer Komparatorspannung Vcomp verglichen. In gleicher Weise gibt die zu testende Schaltung DUT ein invertiertes Datensignal SIG DUT ab, das als invertiertes Datensignal sig Tester durch die Eingangsstufe des externen Testgeräts empfangen wird und durch einen zweiten Differenzverstärker mit der eingestellten Komparatorspannung Vcomp als Schwellenwert verglichen wird.
  • 3b zeigt beispielhaft eine alternierende Datenfolge 101010 und die zugehörigen Ausgangsdatensignale am Ausgangsdatentreiber der zu testenden Schaltung DUT.
  • 3c zeigt beispielhaft wie dieses abgegebene Datenausgangssignal durch eine Eingangsstufe des externen Testgeräts infolge einer Gleichspannungsschwankung empfangen wird. Falls das empfangene Datensignal sigTester oberhalb der Komparatorspannung Vcomp ist und gleichzeitig das dazu invertierte Datensignal SigTester unterhalb der Komparatorspannung liegt, wird durch die Eingangsstufe ein logisch hohes Datum H zur weiteren Datenverarbeitung abgegeben. Falls umgekehrt das empfangene Datensignal niedriger als der Komparatorspannungspegel ist und gleichzeitig das invertierte Datensignal oberhalb des Komparatorspannungspegels wird durch die Eingangsstufe des Testgeräts eine logische Null L zur weiteren Datenverarbeitung abgegeben.
  • Falls sowohl das empfangene Datensignal als auch das invertierte Datensignal unterhalb des Komparatorgleichspannungspegels liegt wird dies als Datenübertragungsfehler F interpretiert. Das gleiche gilt, wenn sowohl das empfangene Datensignal als auch das dazu invertierte Datensignal oberhalb des Komparatorgleichspannungspegels liegt.
  • Bei dem in 3c dargestellten Beispiel werden die Datensignalpegel aufgrund einer Gleichspannungsdrift potentialmäßig nach unten gezogen, so dass ab dem Zeitpunkt t2 sowohl das empfangene Datensignal SigTester als auch das dazu invertierte Datensignal Sig Tester unterhalb des Komparatorgleichspannungspegels liegen und somit ein Datenübertragungsfehler F erkannt wird. Ein Testgerät mit kalibrierbarer Eingangsstufe zum Ausgleich von Signallaufzeitunterschieden zwischen den Datensignalleitungen eines Datensignalleitungspaares ist somit sehr empfindlich gegenüber Potentialschwankungen auf den Signalleitungen, so dass Testfehler auftreten können.
  • Die in 1 dargestellte Testanordnung nach dem Stand der Technik ist relativ unempfindlich gegenüber den Potentialschwankungen auf den Datensignalleitungen jedoch führen die Signallaufzeitunterschiede zwischen den Datenleitungen eines Datenleitungspaares zu Testfehlern. Demgegenüber werden bei der in 2 dargestellten Testanordnung nach dem Stand der Technik diese Laufzeitunterschiede durch eine Kalibrierschaltung ausgeglichen, jedoch führt diese Vorgehensweise zu Testfehlern aufgrund von Gleichspannungspegelschwankungen auf den Datensignalleitungen, wie im Zusammenhang mit den 3a bis 3c erläutert.
    •
  • Es ist daher die Aufgabe der vorliegenden Erfindung, eine Testschaltung zum Testen einer Schaltung zu schaffen, die das Testen kritischer Parameter, wie beispielsweise Setup and Holdzeiten erlaubt.
  • Diese Aufgabe wird erfindungsgemäß durch eine testschaltung mit den im Patent anspruch 1 angegeben Merkmalen gelöst.
  • Weitere vorteilhafte Ausgestaltungen sind in den Unteransprüchen angegeben.
  • Die erfindungsgemäße Testschaltung hat den Vorteil, dass keine Kalibrierschaltung nötig ist, die die Signallaufzeitunterschiede zwischen den Datensignalleitungen herauskalibriert.
  • Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Testschaltung enthält diese einen Adressgenerator, der in Abhängigkeit von Adresssteuersignalen, die über Adresssteuerleitungen von dem externen Testgerät empfangen werden, Adresssignale für die zu testende Schaltung generiert.
  • Die generierten Adresssignale werden vorzugsweise von einem Adresssignalausgangstreiber der Testschaltung über Adressleitungspaare eines differenziellen Adressbusses an einen Adresssignaleingangstreiber der zu testenden Schaltung übertragen.
  • Dabei weist jedes Adressleitungspaar vorzugsweise eine erste Adresssignalleitung zur Übertragung eines Adresssignals und eine zweite Adresssignalleitung zur Übertragung eines dazu invertierten Adresssignals auf.
  • Die beiden Adresssignalleitungen eines jeden Adressleitungspaares sind zur Minimierung von Signallaufzeitunterschieden zwischen dem übertragenen Adresssignal und dem übertragenen dazu invertierten Adresssignal vorzugsweise kurz ausgelegt.
  • Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Testschaltung enthält diese eine Frequenzvervielfachungs schaltung, die die Taktfrequenz eines von dem externen Testgerät empfangenen niederfrequenten Taktsignals empfängt und mit einem bestimmten Faktor zur Generierung eines hochfrequenten Taktsignals für die zu testende Schaltung multipliziert.
  • Die erfindungsgemäße Testschaltung ist bei einer bevorzugten Ausführungsform in der zu testenden Schaltung integriert.
  • Die erfindungsgemäße Testschaltung wird vorzugsweise zum Testen von synchronen Speichern eingesetzt, insbesondere von synchronen DRAM – Speichern, die mit einer sehr hohen Arbeitstaktfrequenz von mehreren Hundert Megahertz arbeiten.
    •
  • Im Weiteren wird eine bevorzugte Ausführungsform der erfindungsgemäßen Testschaltung unter Bezugnahme auf die beigefügten Zeichnungen zur Erläuterung erfindungswesentlicher Merkmale beschrieben.
  • Es zeigen:
  • 1a, 1b eine erste Testanordnung nach dem Stand der Technik;
  • 2 eine zweite Testanordnung nach dem Stand der Technik;
  • 3a bis 3c Diagramme zur Erläuterung der Nachteile der in 2 dargestellten Testanordnungen nach dem Stand der Technik;
  • 4 eine bevorzugte Ausführungsform der erfindungsgemäßen Testschaltung.
  • Wie man aus 4 erkennen kann, ist die erfindungsgemäße Testschaltung 1 zwischen einem externen Testgerät 2 und einer zu testenden Schaltung 3 angeordnet. Bei der zu testenden Schaltung 3 handelt es sich beispielsweise um einen synchronen DRAM-Speicher mit einer Vielzahl von adressierbaren Speicherzellen. Das externe Testgerät 2 ist ein herkömmliches Testgerät, das mit vergleichsweise niedrigen Taktfrequenzen arbeitet. Das Testgerät 2 besitzt einen Taktsignalausgang 4, der über eine Taktsignalleitung 5 mit einem Takteingang 6 der Testschaltung 1 verbunden ist. Der Taktsignaleingang 6 der Testschaltung 1 ist über eine interne Taktleitung 7 an einen Eingang 8 einer Frequenzvervielfachungsschaltung 9 angeschlossen. Die Frequenzvervielfachungsschaltung 9 multipliziert die Taktfrequenz des empfangenen niederfrequenten Taktsignals mit einem bestimmten einstellbaren Faktor zur Generierung eines hochfrequenten differentiellen Taktsignals und gibt dieses Taktsignal über einen Ausgang 10 an eine interne differentielle Taktsignalleitung 11 und einen Taktausgang 12 der Testschaltung 1 ab. Der Taktsignalausgang 12 ist über eine externe differentielle Taktleitung 13 mit einem Taktsignaleingang 14 der zu testenden Schaltung 3 verbunden. Das externe Testgerät 2 gibt beispielsweise ein Taktsignal mit einer Taktfrequenz von 100 Megahertz ab, die durch die Frequenzvervielfachungsschaltung 9 zu einer Taktfrequenz von 400 Megahertz erhöht wird, die der Arbeitsfrequenz eines zu testenden synchronen Speicherbausteins 3 entspricht.
  • Die Testschaltung 1 enthält ferner einen Testdatengenerator 15 mit einem Steuereingang 16, der über interne Datensteuerleitungen 17 mit einem Steuereingang 18 der Testschaltung 1 verbunden ist. Der Steuereingang 18 ist über Datensteuerleitungen 19 an einen Steuerausgang 20 des externen Testgeräts 2 angeschlossen. Der Testdatengenerator 15 empfängt Datensteuersignale über die Datensteuerleitungen 19 von dem externen Steuergerät 2 und generiert in Abhängigkeit von den empfangenen Datensteuersignalen Testdaten und gibt diese generierten Testdaten über einen Datenausgang 21 an einen internen differentiellen Datenbus 22 der Testschaltung 1 ab. Der Testdatengenerator 15 empfängt vorzugsweise niederfrequente Datensteuersignale von dem Testgerät 2 und generiert in Abhängigkeit von diesem hochfrequente Testdatenmuster, die in Registern des Testdatengenerators 15 gespeichert sind. Diese abgespei cherten Testdatenmuster werden vorzugsweise durch das externe Testgerät 2 in einem Initialisierungs-Betriebsmodus mit einer niedrigen Taktfrequenz in die Register des Testdatengenerators 15 eingeschrieben. Der Testdatengenerator 15 weist einen Taktsignaleingang 23 auf und wird über eine interne Taktleitung 24 zur Generierung von hochfrequenten Testdatenmustern mit dem Ausgangstaktsignal der Frequenzvervielfachungsschaltung 9 getaktet.
  • Die Testschaltung 1 enthält einen Datenausgangstreiber 25 zur Abgabe der durch den Testdatengenerator 15 generierten Testdaten über mehrere Datenleitungspaare eines differenziellen Datenbusses an die zu testende Schaltung 3. Der Datenausgangstreiber 25 besteht aus einer Vielzahl parallel geschalteter Differenzverstärker, wobei in 4 beispielhaft ein Differenzverstärker dargestellt ist zur Abgabe eines Datensignals. Der Differenzverstärker des Datenausgangstreibers 25 weist einen Signalausgang 26 und einen invertierten Signalausgang 27 auf. Der Signalausgang 26 ist über eine Leitung 28 an eine interne Datenleitung 29 der Testschaltung 1 angeschlossen. Die interne Datenleitung 29 ist mit einem Datenanschluß 30 der Testschaltung 1 verbunden, der über eine externe Datensignalleitung 31 mit einem Datenanschluß 32 der zu testenden Schaltung 3 verbunden ist. Der invertierte Datenausgang des Datenausgangstreibers 25 liegt über eine Leitung 33 an einer internen Datenleitung 34 der Testschaltung 1 an, die an einen invertierten Datenanschluß 35 der Testschaltung 1 angeschlossen ist. Der invertierte Datenanschluß 35 ist über eine externe Datensignalleitung 36 an einen dazugehörigen Datenanschluß 37 der zu testenden Schaltung 3 angeschlossen. Die Datensignalleitung 31 dient zur bidirektionalen Übertragung von Datensignalen und die dazu komplementäre zweite Datensignalleitung 36 dient zur bidirektionalen Übertragung von einem dazu invertierten Datensignal zwischen der Testschaltung 1 und dem zu testenden Schaltkreis 3. Die zu testende Schaltung 3 enthält einen Datensignaleingangsschaltung 38 zum Empfang von Testdaten und einen differenziellen Datensignalausgangstreiber 39 zur Abgabe von ausgelesenen Daten.
  • Wie aus 4 zu erkennen, enthält die erfindungsgemäße Testschaltung 1 neben dem Datenausgangstreiber 25 eine Dateneingangsschaltung 40 zum Empfang von Daten, die von der zu testenden Schaltung 3 differenziell ausgelesen und über das Datenleitungspaar 31, 36 zu der Testschaltung 1 übertragen werden. Hierzu weist die Dateneingangsschaltung 40 einen Dateneingang 41 und einen dazu invertierten Dateneingang 42 auf. Die Signalverzögerung des Datenausgangstreibers 25 ist über eine Einstellleitung 43 und die Signalverzögerung der Dateneingangsschaltung 40 über eine Einstellleitung 44 durch eine interne Steuerschaltung 45 der Testschaltung 1 einstellbar. Hierdurch ist es möglich, Timingparameter für ein kritisches Testen der zu testenden Schaltung 3 einzustellen.
  • Die interne Steuerung 45 weist einen Steuereingang 46 auf, der über einen internen Steuersignalbus 47 der Testschaltung 1 mit einem Steuereingang 48 verbunden ist. Das externe Testgerät 2 weist einen Steuerausgang 49 auf und ist über einen Steuersignalleitungsbus 50 an den Steuereingang 48 angeschlossen. Das Testgerät 2 gibt über den Steuersignalleitungsbus 50 relativ niederfrequente Steuersignale an die Testschaltung 1 ab, wobei vorzugsweise jedes Steuersignal entsprechend dem Frequenzvervielfachungsfaktor als paralleles Signal übertragen wird und nach einer Parallel-Seriell-Wandlung als hochfrequentes Steuersignal über einen internen Steuersignalbus 52 an einen Steuerausgang 53 der Testschaltung 1 abgegeben wird. Der Steuerausgang 53 der Testschaltung 1 ist über einen externen Steuersignalbus 54 an einen Steuereingang 55 der zu testenden Schaltung 3 angeschlossen. Die von dem Testgerät 2 abgegebenen niederfrequenten Steuersignale werden durch die interne Steuerung 45 der Testschaltung 1 empfangen und zur Generierung interner Steuersignale zur Ansteuerung interner Baukomponenten, wie beispielsweise der Datensignaleingangsschaltung 40 und des Datenausgangstreibers 25 ausgewertet. Hierdurch können zusätzliche Steuerleitungen zur Ansteuerung interner Schaltungen der Testschaltung 1 zwischen dem externen Testgerät 2 und der Testschaltung 1 eingespart werden.
  • Die von der Dateneingangsschaltung 40 empfangenen Daten gelangen über Datenleitungen 56 zu einem Dateneingang 57 einer Datenvergleichsschaltung 58, die die durch den Testdatengenerator 15 generierten Testdaten, die an einem Eingang 59 der Datenvergleichsschaltung 58 anliegen, vergleicht und in Abhängigkeit von dem Vergleichsergebnis ein Anzeigesignal generiert, das anzeigt, ob die zu testende Schaltung 3 funktionsfähig ist oder nicht. Das generierte Anzeigesignal wird von einem Signalausgang 60 der Datenvergleichsschaltung 58 über eine interne Leitung 61 an einen Ausgang 62 der Testschaltung 1 abgegeben und gelangt über eine externe Datenleitung 63 zu einem Eingang 64 des externen Testgeräts 2. Die Datenvergleichsschaltung 58 besitzt ebenfalls einen Taktsignaleingang 65 und empfängt über eine interne Taktsignalleitung 66 das hochfrequente Arbeitstaktsignal, welches durch die Frequenzvervielfachungsschaltung 9 generiert wird. Die Taktsignalleitung 66 ist auch an einem Taktsignaleingang 67 des Parallel-Seriell-Wandlers 51 zu dessen Taktung angeschlossen.
  • Die erfindungsgemäße Testschaltung 1 enthält vorzugsweise einen Adressgenerator 68 mit einem Eingang 69, der über interne Adresssteuerleitungen 70 an einem Steuereingang 71 der Testschaltung 1 angeschlossen ist. Der Steuereingang 71 der Testschaltung 1 ist über externe Adresssteuerleitungen 72 und einen Adresssteuereingang 73 mit dem externen Testgerät 2 verbunden. Der Adressgenerator 68 empfängt über die Adresssteuerleitungen von dem externen Testgerät 2 Steuersignale und generiert in Abhängigkeit von diesen Adresssignale zur Adressierung von Speicherzellen innerhalb der zu testenden Schaltung 3, die über einen internen Adressbus 74 an einen Adresssignalausgangstreiber 75 der Testschaltung 1 abgegeben wird. Der interne Adressbus 74 und der Steuersignalbus 52 sind als differentielle Busse oder als nicht-differentielle Busse ausgeführt. Der Adresssignalausgangstreiber 75 weist einen Adresssignalausgang 76 und einen dazu invertierten Adresssignalausgang 77 auf, die über interne Adressleitungen 78, 79 mit einem Ausgang 80,81 der Testschaltung 1 verbunden sind. Der Adresssignalausgang 80 der Testschaltung 1 ist über eine externe Adressleitung 82 mit einem Eingang 83 der zu testenden Schaltung 3 verbunden und der dazu invertierte Adresssignalausgang 81 ist über eine entsprechende Adressleitung 84 mit einem Eingang 85 der zu testenden Schaltung 3 verbunden. Die beiden komplementären Adressleitungen 82, 84 bilden ein Adressleitungspaar 86 eines differenziellen Adressbusses, der zwischen der Testschaltung 1 und der zu testenden Schaltung 3 vorgesehen ist. Das angelegte differentielle Adresssignal wird durch eine differentiell aufgebaute Adresssignaleingangsschaltung 87 der zu testenden Schaltung 3 empfangen.
  • Zum Testen eines Speicherbausteins 3 mit einer Vielzahl von darin enthaltenen adressierbaren Speicherzellen gibt das Testgerät 2 Adresssteuersignale über die Adresssteuerleitungen an den Adressengenerator 68 der Testschaltung 1 ab, der in Abhängigkeit von den empfangenen Adresssteuersignalen Adresssignale zur Adressierung der zu testenden Speicherzellen generiert und diese über den Adresssignalausgangstreiber 75 der Testschaltung 1 an externen Adresssignalleitungen 82, 84 abgibt. Der Adresssignalausgangstreiber 75 besteht aus einer Vielzahl parallel geschalteter Differenzverstärker, wobei in 4 beispielhaft ein Differenzverstärker zur Abgabe eines Adresssignals dargestellt ist. Die über die Adresssignalleitungspaare 86 des Adressbusses adressierten Speicherzellen der zu testenden Schaltung 3 empfangen die von dem Testdatengenerator 15 generierten und über den Datenausgangstreiber 25 abgegebenen Testdaten, die in die adressierten Speicherzellen in einem Schreibmodus eingeschrieben werden. Anschließend werden die adressierten Speicherzellen in einem Lesebetriebsmodus wieder ausgelesen und durch die Dateneingangsschaltung 40 an die Datenvergleichsschaltung 58 weitergeleitet. Die Da tenvergleichsschaltung 58 vergleicht die aus dem Datengenerator 15 zugeführten Referenz-Testdaten mit den ausgelesenen Testdaten und komprimiert die dabei festgestellten Datenabweichungen zu einem Anzeigedatum, welches anzeigt, ob in dem zuletzt ausgelesenen Testdatenblock Datenfehler aufgetreten sind oder nicht. Dieses Anzeigedatum wird über eine Anzeigesignalleitung 63 an das externe Testgerät 2 abgegeben.
  • Die Leitungslängen der Datensignalleitungen 31, 36 des Datenbusses zwischen der zu testenden Schaltung 3 und der Testschaltung 1 zum Einschreiben von Testdaten in die zu testende Schaltung 3 und zum Auslesen von Daten aus der zu testenden Schaltung 3 sind im Vergleich zu den Datensteuerleitungen 19 zwischen dem Testgerät 2 und der Testschaltung 1 sehr kurz. Hierdurch sind die Signallaufzeitunterschiede zwischen einem Datensignal, welches über die Datensignalleitung 31 übertragen wird und einem dazu invertierten Datensignal, welches über die komplementäre Datenleitung 36 übertragen wird, minimal, so dass keine Kalibrierung innerhalb der Testschaltung 1 erfolgen muss. Durch die Bewertung der ankommenden Datensignale in unmittelbarer Nähe der zu testenden Schaltung 3 entfällt somit die Notwendigkeit, Laufzeitunterschiede zwischen dem Datensignal und dem dazu inversen Signal herauszukalibrieren. Da keine Kalibrierschaltung, wie bei der in 2 dargestellten Testanordnung nach dem Stand der Technik, notwendig ist, werden auch keine Testfehler durch Potentialschwankungen bei den Datensignalleitungen 31, 36 hervorgerufen.
  • Durch die interne Steuerschaltung 45 ist es möglich kritische Parameter, wie beispielsweise Setup- und Holdzeiten durch Einstellungen entsprechender Signalverzögerungen des Datensignalseingangstreibers 40 und des Datensignalausgangstreibers 25 zu testen.
  • Durch die erfindungsgemäße Testschaltung 1 ist es möglich, hochfrequent arbeitende Speicherbausteine mit differenziellen Eingangs- und Ausgangsanschlüssen präzise mit relativ gerin gem zusätzlichem schaltungstechnischem Aufwand zu testen, ohne dass Laufzeitunterschiede zwischen den Datensignalleitungen oder Potentialschwankungen auf den Datensignalleitungen zu Testfehlern führen.
    • 1
    Testschaltung
    2
    Externes Testgerät
    3
    Zu testende Schaltung
    4
    Ausgang
    5
    Taktleitung
    6
    Takteingang
    7
    Interne Taktleitung
    8
    Takteingang
    9
    Frequenzvervielfachungsschaltung
    10
    Taktausgang
    11
    Interne Taktleitung
    12
    Taktausgang
    13
    Externe Taktleitung
    14
    Takteingang
    15
    Testdatengenerator
    16
    Dateneingang
    17
    Interne Datensteuerleitungen
    18
    Datensteuereingang
    19
    Externe Datensteuerleitungen
    20
    Datensteuerausgang
    21
    Datenausgang
    22
    Interner Datenbus
    23
    Takteingang
    24
    Interne Taktleitung
    25
    Datenausgangstreiber
    26
    Datenausgang
    27
    Inverser Datenausgang
    28
    Interne Datenleitung
    29
    Interne Datenleitung
    30
    Datenanschluß
    31
    Externe Datensignalleitung
    32
    Datenanschluß
    33
    Interne Datenleitung
    34
    Interne Datenleitung
    35
    Datenanschluß
    36
    Externe Datensignalleitung
    37
    Datenanschluß
    38
    Eingangstreiber
    39
    Ausgangstreiber
    40
    Dateneingangsschaltung
    41
    Dateneingang
    42
    Inverser Dateneingang
    43
    Einstellleitung
    44
    Einstellleitung
    45
    Interne Steuerung
    46
    Steuereingang
    47
    Interne Steuerleitungen
    48
    Steuereingang
    49
    Steuerausgang
    50
    Externe Steuersignalleitungen
    51
    Parallel-Seriell-Wandler
    52
    Steuerleitung
    53
    Steuerausgang
    54
    Steuerbus
    55
    Steuereingang
    56
    Datenleitungen
    57
    Dateneingang
    58
    Datenvergleichsschaltung
    59
    Dateneingang
    60
    Signalausgang
    61
    Interne Anzeigeleitung
    62
    Ausgang
    63
    Externe Anzeigeleitung
    64
    Eingang
    65
    Haupteingang
    66
    Taktsignalleitung
    67
    Taktsignaleingang
    68
    Adressgenerator
    69
    Eingang
    70
    Interne Adresssteuersignalleitungen
    71
    Eingang
    72
    Externe Adresssteuersignalleitungen
    73
    Steuerausgang
    74
    Leitungen
    75
    Adresssignalausgangstreiber
    76
    Adressaignalausgang
    77
    Inverser Adressignalausgang
    78
    Interne Adresssignalleitung
    79
    Interne Adresssignalleitung
    80
    Adresssignalausgang
    81
    Inverser Adresssignalausgang
    82
    Adresssignalleitung
    83
    Adresssignaleingang
    84
    Inverse Adresssignalleitung
    85
    Adresssignaleingang
    86
    Adressleitungspaar
    87
    Adresssignaleingangsschaltung

Claims (8)

  1. Testschaltung zum Testen einer zu testenden Schaltung mit: (a) einem Testdatengenerator (15), der in Abhängigkeit von Datensteuersignalen, die über Datensteuerleitungen (19) von einem externen Testgerät (2) empfangen werden, Referenz-Testdaten generiert; (b) einem Datenausgangstreiber (25) zur Abgabe der generierten Referenz-Testdaten über Datenleitungspaare (31, 36) eines differenziellen Datenbusses an die zu testende Schaltung (3); (c) eine Dateneingangsschaltung (40) zum Empfang von aus der zu testenden Schaltung (3) ausgelesenen und über die Datenleitungspaare (31, 36) des differentiellen Datenbusses übertragenen Daten; (d) eine Datenvergleichsschaltung (58), die die generierten Referenz-Testdaten und die ausgelesenen Daten vergleicht und in Abhängigkeit von dem Vergleichsergebnis ein Anzeigesignal, das anzeigt, ob die zu testende Schaltung (3) funktionsfähig ist, an das externe Testgerät (2) über eine Anzeigesignalleitung (63) überträgt; (e) wobei jedes Datenleitungspaar (31, 36) des differentiellen Datenbusses zwischen der zu testenden Schaltung (3) und der Testschaltung (1) eine erste Datensignalleitung (31) zur Übertragung eines Datensignals und eine zweite Datensignalleitung (36) zur Übertragung eines dazu invertierten Datensignals aufweist und wobei die beiden Datensignalleitungen (31,36) zur Minimierung von Signallaufzeitunterschieden zwischen dem übertragenen Datensignal und dem übertragenen invertierten Datensignal kurz sind; und mit (f) einer internen Steuerschaltung (45), die in Abhängigkeit von Steuersignalen, die von dem externen Testgerät (2) mit einer niedrigen Taktfrequenz empfangen werden, interne Steuersignale zur Ansteuerung der Dateneingangsschaltung (40) und des Datenausgangstreibers (25) erzeugt, wobei eine Signalverzögerung des durch die Dateneingangsschaltung (40) empfangenen Dateneingangssignals und eine Signalverzögerung des durch den Datenausgangstreiber (25) abgegebenen Datensignals durch die interne Steuerschaltung (45) einstellbar ist.
  2. Testschaltung nach Anspruch 1 dadurch gekennzeichnet, dass die Testschaltung (1) einen Adressgenerator (68) aufweist, der in Abhängigkeit von Adresssteuersignalen, die über Adresssteuerleitungen (72) von dem externen Testgerät (2) empfangen werden, Adresssignale für die zu testende Schaltung (3) generiert.
  3. Testschaltung nach Anspruch 2, dadurch gekennzeichnet, dass die generierten Adresssignale von einem Adresssignalausgangstreiber (75) der Testschaltung (1) über Adressleitungen eines Adressbusses an eine Adresssignaleingangsschaltung (87) der zu testenden Schaltung (3) übertragen werden.
  4. Testschaltung nach Anspruch 3, dadurch gekennzeichnet, dass der Adressbus differentiell ausgebildet ist, wobei die Adressleitung als Adressleitungspaar (82, 84) ausgeführt ist, wobei jedes Adressleitungspaar (82, 84) eine erste Adresssignalleitung (82) zur Übertragung eines Adresssignals und eine zweite Adresssignalleitung (84) zur Übertragung eines dazu invertierten Adresssignals aufweist.
  5. Testschaltung nach Anspruch 4, dadurch gekennzeichnet, dass die beiden Adresssignalleitungen (82, 84) eines jeden Adressleitungspaares zur Minimierung von Signallaufzeitunterschieden zwischen dem übertragenen Adresssignal und dem übertragenen invertierten Adresssignal kurz sind.
  6. Testschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Testschaltung (1) eine Frequenzvervielfachungsschaltung (9) aufweist, die die Taktfrequenz eines von dem externen Testgerät (2) empfangenen niederfrequenten Taktsignals empfängt und mit einem bestimmten Faktor zur Generierung eines hochfrequenten Taktsignals für die zu testende Schaltung (3) multipliziert.
  7. Testschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Testschaltung (1) in der zu testenden Schaltung (3) integriert ist.
  8. Verwendung der Testschaltung nach einem der vorangehenden Ansprüche 1 bis 7 zum Testen eines hochfrequenten synchronen Speichers.
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