KR101535228B1 - 빌트 오프 테스트 장치 - Google Patents

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Abstract

본 발명은 반도체 장치의 테스트를 위하여 반도체 장치와 외부 테스트 장치 사이에 결합되는 빌트 오프 테스트 장치에 관한 것이다. 본 발명의 일 실시예에 따른 빌트 오프 테스트 장치는, 반도체 장치와 상기 반도체 장치를 테스트하기 위한 외부 테스트 장치 사이에 결합되는 빌트 오프 테스트 장치로서, 상기 빌트 오프 테스트 장치는, 상기 반도체 장치의 동작 속도에 기초하여, 상기 외부 테스트 장치로부터 입력되는 클럭 주파수를 채배하여, 테스트 클럭 주파수를 생성하는 주파수 채배부; 상기 테스트 클럭 주파수를 기초로 상기 외부 테스트 장치로부터 입력되는 테스트 신호를 디코딩하여 테스트 정보를 생성하는 명령 디코더부; 및 상기 테스트 정보에 따라 상기 반도체 장치에 대한 테스트를 수행하고, 상기 반도체 장치로부터 출력된 테스트 데이터로부터 상기 반도체 장치의 불량 여부를 판정하여, 판정 데이터를 상기 외부 테스트 장치에 전달하는 테스트 실행부를 포함할 수 있다.

Description

빌트 오프 테스트 장치{Built off test apparatus}
본 발명은 반도체 장치의 테스트에 관한 것으로서, 더욱 상세하게는, 반도체 장치의 테스트를 위하여 상기 반도체 장치와 외부 테스트 장치 사이에 결합되는 빌트 오프 테스트 장치에 관한 것이다.
일반적으로, 반도체 장치는 상품화되기 전에 회로 기능 또는 전기적 특성 등을 평가하기 위해 테스트된다. 예를 들면, 디램(dynamic random access memory; DRAM)은 내부의 메모리 셀들에 결함이 있는지 여부를 판정하는 테스트 및 DC 특성 평가를 위한 테스트 등을 겪는다.
도 1은 종래의 외부 테스트 장치(10)의 구성을 나타내는 블록도이다.
도 1을 참조하면, 외부 테스트 장치(10)는 피검사될 반도체 장치(Device Under Test(DUT); 20)에 접속용 케이블을 통하여 연결된 프로브를 접촉시킴으로써, 반도체 장치(20)에 결합된다. 이후, 외부 테스트 장치(10) 내에 저장된 소정의 테스트 프로그램에 의해 반도체 장치(20)가 테스트된다. 예를 들면, 반도체 장치(20)가 디램인 경우, 외부 테스트 장치(10)는 디램의 동작 주파수에 연동된 기록 동작을 위한 테스트 정보를 디램에 전달하고, 상기 동작 주파수에 연동하여 디램에 저장된 정보를 인출하기 위한 읽기 동작을 수행한다. 이후, 외부 테스트 장치(20)는 기대값과 읽기 동작을 통하여 얻어진 데이터를 비교하여, 상기 디램의 불량 여부를 판정한다.
이러한 프로브 테스트에서, 반도체 장치에 입력되는 신호 파형의 정밀도는 일반적으로 낮기 때문에, 고속으로 동작하는 반도체 장치에 대해서는 신뢰성 있는 테스트를 수행하기 어려운 문제가 있다. 최근, 반도체 소자의 속도와 용량이 점차 증가함에 따라, 기존의 외부 테스트 장치가 무용화되는 문제점이 나타나고 있다.
외부 테스트 장치는 비교적 고가이기 때문에, 고성능의 반도체 장치를 테스트하기 위해 이를 활용하는 것은 경제적으로 유익하다. 저속 동작하는 기존의 외부 테스트 장치를 활용하여 고성능의 반도체 장치를 테스트하기 위한 기술로서, 반도체 장치 내에 빌트 인 셀프 테스트(Built in Self Test; BIST) 회로를 제공하는 기술이 응용되고 있다. 그러나, 상기 BIST 회로는 반도체 장치의 크기를 증가시키고, 회로 형성 공정의 추가로 인하여 제조 비용이 증가되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 저속 동작하는 기존의 외부 테스트 장치를 활용하여 고속 동작하는 반도체 장치를 테스트할 수 있는 경제적이고 신뢰성있는 테스트 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 빌트 오프 테스트 장치는, 반도체 장치와 상기 반도체 장치를 테스트하기 위한 외부 테스트 장치 사이에 결합되는 빌트 오프 테스트 장치로서, 상기 반도체 장치의 동작 속도에 기초하여, 상기 외부 테스트 장치로부터 입력되는 클럭 주파수를 채배하여, 테스트 클럭 주파수를 생성하는 주파수 채배부; 상기 테스트 클럭 주파수를 기초로 상기 외부 테스트 장치로부터 입력되는 테스트 신호를 디코딩하여 테스트 정보를 생성하는 명령 디코더부; 및 상기 테스트 정보에 따라 상기 반도체 장치에 대한 테스트를 수행하고, 상기 반도체 장치로부터 출력된 테스트 데이터로부터 상기 반도체 장치의 불량 여부를 판정하여, 판정 데이터를 상기 외부 테스트 장치에 전달하는 테스트 실행부를 포함할 수 있다.
일부 실시예에서, 상기 주파수 채배부는 위상 동기 루프 주파수 합성 회로를 포함할 수 있다. 또한, 상기 테스트 실행부는 저장된 테스트 알고리듬에 따라 테스트 신호들을 상기 반도체 장치에 전달하는 적어도 하나 이상의 유한 상태기; 및 상기 테스트 데이터와 저장된 기대값을 비교하여 상기 판정 데이터를 생성하는 비교기를 포함할 수 있다.
상기 반도체 장치는 웨이퍼 레벨의 회로, 칩 레벨의 회로 또는 패키지 레벨의 회로일 수 있다. 상기 반도체 장치는 고속 동작이 가능한 DDR 메모리 장치일 수 있다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 빌트 오프 테스트 장치는, 반도체 장치와 상기 반도체 장치를 테스트하기 위한 외부 테스트 장치 사이에 결합되는 빌트 오프 테스트 장치로서, 상기 반도체 장치의 동작 속도에 기초하여, 상기 외부 테스트 장치로부터 입력되는 클럭 주파수를 채배하여, 테스트 클럭 주파수를 생성하는 주파수 채배부; 상기 테스트 클럭 주파수를 기초로 상기 외부 테스트 장치로부터 입력되는 테스트 신호를 디코딩하여 테스트 정보를 생성하는 명령 디코더부; 상기 테스트 정보를 기초로 저장된 테스트 알고리듬에 따라 테스트 신호들을 상기 반도체 장치에 전달하는 적어도 하나 이상의 유한 상태기; 및 상기 반도체 장치로부터 출력된 테스트 데이터로부터 상기 반도체 장치의 불량 여부를 판정하여, 판정 데이터를 상기 위부 테스트 장치에 전달하는 비교기를 포함할 수 있다.
상기 빌트 오프 테스트 장치는 상기 외부 테스트 장치 및 상기 반도체 장치와 접속하기 위한 접촉 단자, 소켓 및 포고핀들 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 빌트 오프 테스트 장치는 반도체 장치 및 외부 테스트 장치 사이에 배치되어, BIST 회로의 필요성을 감소시켜 반도체 장치의 소형화를 가능하게 하고, 기존의 저속 동작되는 외부 테스트 장치를 활용하여 고속 동작하는 반도체 장치를 테스트할 수 있는 이점이 있다. 또한, 일 실시예에서, 반도체 장치가 유한 상태기(340)에 의하여 테스트됨으로써, 각 상태에서 다른 상태로의 천이가 천이 조건에 의해서만 이루어지므로, 빌트 오프 테스트 장치의 안정성과 테스트 결과의 신뢰성을 증가시킬 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바 와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다.
도 2는 본 발명의 일 실시예에 따른 빌트 오프 테스트 장치(300)의 구성을 도시하는 블록도이다.
도 2를 참조하면, 외부 테스트 장치(100)는 종래의 저속 테스트 장치일 수 있으며, 예를 들면, 프로그래밍된 동작에 의해 소정의 테스트 신호를 생성하여 이를 반도체 장치(200)에 전달하는 메인 프레임부(110) 및 반도체 장치(200)에서 출력되는 테스트 데이터를 수신하기 위한 헤드부(120)를 포함할 수 있다. 반도체 장치(200)는 그래픽 처리 프로세서, 마이크로프로세서 또는 디램 및 플래시 메모리와 같은 메모리 장치 또는 시스템-온-칩과 같은 전술한 예들의 조합 장치일 수도 있다. 또한, 반도체 장치(200)는 웨이퍼 레벨의 회로, 칩 레벨의 회로 또는 패키지 레벨의 회로일 수 있다.
반도체 장치(200)가 예를 들면, DDR SDRAM(double-data-rate synchronous dynamic random access memory)와 같은 고속 메모리 회로를 포함하는 경우, 외부 테스트 장치(100)로부터 출력되는 상기 테스트 신호는 클럭(CLK), 주소(ADDR), 데이터(DQs) 및 제어신호(/RAS, /CAS, DQS) 등을 포함할 수 있다. 그러나, 전술한 테스트 신호는 예시적이며, 후술하는 바와 같이, 빌트 오프 테스트 장치(300)의 테스트 동작을 개시하기 위한 테스트 개시 신호만을 포함할 수도 있다.
빌트 오프 테스트 장치(300)는 외부 테스트 장치(100)와 피검사될 반도체 장치(200) 사이에 결합된다. 이를 위하여, 빌트 오프 테스트 장치(300)는 외부 테스트 장치(100)와 반도체 장치(200) 사이에 신호의 입출력을 위한 입출력부들(I/Oa, IOb)을 포함할 수 있다. 입출력부들(I/O)은 외부 테스트 장치(100)와 반도체 장치(200)와 접속하기 위한 접촉 단자 또는 소켓 중 적어도 어느 하나를 포함할 수 있다. 특히, 반도체 장치(200)와 결합되는 입출력부(I/Ob)는 포고핀들을 가질 수 도 있다.
빌트 오프 테스트 장치(300)는 내부에 주파수 채배부(310), 명령 디코더부(320) 및 테스트 실행부(330)을 포함할 수 있다. 주파수 채배부(310)는 반도체 장치(200)의 동작 속도에 기초하여 외부 테스트 장치(100)로부터 입력되는 클럭의 주파수(fa)를 채배하여 테스트 클럭 주파수(fb)를 생성할 수 있다.
주파수 채배부(310)는, 예를 들면, PLL(phase locked loop) 주파수 합성 회로에 의해 구현될 수 있다. 상기 PLL 주파수 합성 회로는 외부 테스트 장치(100)로부터 입력되는 클럭의 주파수(fa)를 소정의 분할비로 분할하기 위한 주파수 분할기, 상기 주파수 분할기로부터 입력된 주파수 분할된 신호의 주파수를 채배하기 위한 주파수 곱셈기 및 상기 주파수 곱셈기로부터 입력된 신호에 응답하여 테스트 클럭 주파수(fb)를 생성하는 전압제어 발진기로 구성될 수 있다. 주파수 채배부(310)에 의해 생성된 테스트 클럭 주파수(fb)에 의해 반도체 장치(200)의 테스트 동작이 수행된다.
명령 디코더부(320)는 외부 테스트 장치(100)로부터 입력되는 제 1 테스트 정보를 디코딩하여 테스트 정보를 생성하여, 이를 테스트 실행부(330)에 전달한다. 테스트 실행부(330)는 상기 테스트 정보에 따라 반도체 장치(200)에 대한 테스트를 수행하고, 반도체 장치(200)로부터 출력된 테스트 데이터로부터 반도체 장치(200)의 불량 여부를 판정하여, 판정 데이터를 입출력부(I/Oa)를 통하여 외부 테스트 장치(100)에 전달한다.
테스트 실행부(330)는 유한 상태기(finite state machine(FSM); 340)를 포함 할 수 있다. 유한 상태기(340)는, 당해 기술 분야에 잘 알려진 바와 같이, 입력값의 현재값과 종전값에 따라 출력값을 생성하는 회로이다. 유한 상태기(340)는 주파수 채배부(310)로부터 출력된 테스트 클럭 주파수(fb)에 연동되어 미리 정의된 테스트 방식에 따라 반도체 장치(200)의 상태 변화를 순차대로 진행시킨다. 유한 상태기(340)는 n 개의 상태들을 가지며, 각 상태들은 조건(또는 제어 신호)에 따라 자신의 상태를 유지하거나 다음 상태로 천이한다.
상기 각각의 상태들은 테스트되는 반도체 장치(200)의 특정한 동작 방식(또는 동작 모드)로 집합적으로 지칭될 수 있는 동작들에 대응하도록 정의될 수 있다. 도 3에서는, 반도체 장치가 디램(direct random access memory)인 경우에 관한 예시적인 유한 상태기의 상태 천이도가 도시되어 있다.
도 3을 참조하면, 디램의 기본적인 동작과 관련하여, 비동작(no operation; NOP), 활성화(특정 메모리 뱅크의 워드라인을 활성화; ACTIVE), 읽기(memory read command; READ), 기록(memory write command; WRITE) 및 전 뱅크의 프리차지(PRECHARGE)가 정의될 수 있다. 전술한 디램의 기본 동작들에 관하여는 1996년자로 IEEE Press에 의해 출판된 A. K. Sharma저의 "Semiconductor Memories Technology, Testing and Reliability" 를 참조할 수 있다.
도 3의 화살표들은 조건의 충적 여부에 따른 상태간 천이를 지시한다. 예를 들면, 디램의 메모리 셀에 대한 기본 읽기 동작은 활성화 → 비동작 → 읽기 → 비동작 → 프리차지의 순서로 이루어질 수 있다. 기록 동작은 활성화 → 비동작 →기록 → 비동작 → 프리차지의 순서로 이루어질 수 있다. 또한, 메모리 셀에 대한 기본적인 읽기/기록 동작은 인터리브 또는 파이프라인 모드들을 포함할 수도 있다. 유한 상태기(340)에 의해 마치(march) 또는 리플레시(reflesh) 시험 패턴 등이 테스트될 수 있다.
도 3에서는 하나의 유한 상태기(340)만을 도시하고 있으나, 본 발명은 이에 제한되지 않으며, 테스트 실행부(330)는 2 이상의 서로 다른 테스트를 수행하기 위한 2 이상의 유한 상태기들을 포함할 수도 있다.
유한 상태기(340)에 의하여 반도체 장치를 테스트 하는 경우, 각 상태에서 다른 상태로의 천이가 천이 조건에 의해서만 이루어지므로, 천이 조건 검사 외의 불필요한 비교 연산이 배제될 수 있다. 이로 인한, 테스트의 명확성은 빌트 오프 테스트 장치의 안정성과 테스트 결과의 신뢰성을 증가시킬 수 있다. 또한, 메모리를 사용하는 종래의 빌트 오프 테스트 장치가 외부 테스트 장치(100)의 채널 리소스를 많이 사용하는 것에 비하여, 본 발명의 실시예에 따른 유한 상태기(340)는 외부 테스트 장치(100)의 채널을 덜 점유할 수 있기 때문에, 외부 테스트 장치(100)의 채널 분기에 의한 병렬 처리가 가능해진다.
다시, 도 2를 참조하면, 테스트 실행부(330)은 유한 상태기(340) 및 기대값(360)을 제어하기 위한 제어기(350)를 포함할 수 있다. 비교기(370)는 유한 상태기(340)에 의한 반도체 장치(200)의 테스트 결과로부터 얻어진 테스트 데이터와 저장된 기대값(360)을 비교하여 테스트 결과가 양호인지 불량인지를 판정하고, 그 판정 데이터는 외부 테스트 장치(100)에 출력된다. 이 경우, 상기 판정 데이터는 외부 테스트 장치(100)의 동작 주파수와 동일한 주파수로 감소되어 전송될 수 있 다.
전술한 실시예들에서는, 반도체 장치(200) 내에 BIST 회로가 없는 경우에 대하여 설명하였으나, 본 발명의 빌트 오프 테스트 장치는 반도체 장치(200) 내에 BIST 회로가 존재하는 경우에도 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 외부 테스트 장치의 구성을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 빌트 오프 테스트 장치(300)의 구성을 도시하는 블록도이다.
도 3은 예시적인 유한 상태기의 상태 천이도이다.

Claims (10)

  1. 반도체 장치와 상기 반도체 장치를 테스트하기 위한 외부 테스트 장치 사이에 결합되는 빌트 오프 테스트 장치로서, 상기 빌트 오프 테스트 장치는,
    상기 반도체 장치의 동작 속도에 기초하여, 상기 외부 테스트 장치로부터 입력되는 클럭 주파수를 채배하여, 테스트 클럭 주파수를 생성하는 주파수 채배부;
    상기 테스트 클럭 주파수를 기초로 상기 외부 테스트 장치로부터 입력되는 테스트 신호를 디코딩하여 테스트 정보를 생성하는 명령 디코더부; 및
    상기 테스트 정보에 따라 상기 반도체 장치에 대한 테스트를 수행하고, 상기 반도체 장치로부터 출력된 테스트 데이터로부터 상기 반도체 장치의 불량 여부를 판정하여, 판정 데이터를 상기 외부 테스트 장치에 전달하는 테스트 실행부를 포함하되,
    상기 테스트 실행부는,
    저장된 테스트 알고리듬에 따라 테스트 신호들을 상기 반도체 장치에 전달하는 적어도 하나 이상의 유한 상태기; 및
    상기 테스트 데이터와 저장된 기대값을 비교하여 상기 판정 데이터를 생성하는 비교기를 포함하는 빌트 오프 테스트 장치.
  2. 제 1 항에 있어서,
    상기 주파수 채배부는 위상 동기 루프 주파수 합성 회로를 포함하는 빌트 오프 테스트 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 반도체 장치는 웨이퍼 레벨의 회로, 칩 레벨의 회로 또는 패키지 레벨의 회로인 빌트 오프 테스트 장치.
  5. 제 1 항에 있어서,
    상기 반도체 장치는 그래픽 프로세서, 마이크로 프로세서 및 메모리 장치 중 어느 하나 또는 이들의 조합인 빌트 오프 테스트 장치.
  6. 제 1 항에 있어서,
    상기 외부 테스트 장치의 채널은 분기되어 2 이상의 상기 빌트 오프 테스트 장치에 의한 병렬 처리가 수행되는 빌트 오프 테스트 장치.
  7. 반도체 장치와 상기 반도체 장치를 테스트하기 위한 외부 테스트 장치 사이에 결합되는 빌트 오프 테스트 장치로서, 상기 빌트 오프 테스트 장치는,
    상기 반도체 장치의 동작 속도에 기초하여, 상기 외부 테스트 장치로부터 입력되는 클럭 주파수를 채배하여, 테스트 클럭 주파수를 생성하는 주파수 채배부;
    상기 테스트 클럭 주파수를 기초로 상기 외부 테스트 장치로부터 입력되는 테스트 신호를 디코딩하여 테스트 정보를 생성하는 명령 디코더부;
    상기 테스트 정보를 기초로 저장된 테스트 알고리듬에 따라 테스트 신호들을 상기 반도체 장치에 전달하는 적어도 하나 이상의 유한 상태기; 및
    상기 반도체 장치로부터 출력된 테스트 데이터로부터 상기 반도체 장치의 불량 여부를 판정하여, 판정 데이터를 상기 외부 테스트 장치에 전달하는 비교기를 포함하는 빌트 오프 테스트 장치.
  8. 제 7 항에 있어서,
    상기 빌트 오프 테스트 장치는 상기 외부 테스트 장치 및 상기 반도체 장치와 접속하기 위한 접촉 단자 또는 소켓 중 적어도 어느 하나를 포함하는 빌트 오프 테스트 장치.
  9. 제 7 항에 있어서,
    상기 반도체 장치는 웨이퍼 레벨의 회로, 칩 레벨의 회로 또는 패키지 레벨의 회로인 빌트 오프 테스트 장치.
  10. 제 7 항에 있어서,
    상기 반도체 장치는 그래픽 프로세서, 마이크로 프로세서 및 메모리 장치 중 어느 하나 또는 이들의 조합인 빌트 오프 테스트 장치.
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