DE10121309A1 - Testschaltung zum Testen einer Schaltung - Google Patents

Testschaltung zum Testen einer Schaltung

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Abstract

Testschaltung zum Testen einer zu testenden Schaltung mit einem Testdatengenerator (15), der in Abhängigkeit von Datensteuersignalen, die über Datensteuerleitungen (19) von einem externen Testgerät (2) empfangen werden, Testdaten generiert, einem Datenausgangstreiber (25) zur Abgabe der generierten Testdaten über Datenleitungspaare (31, 36) eines differenziellen Datenbusses an die zu testende Schaltung (3), eine Dateneingangsschaltung (40) zum Empfang von aus der zu testenden Schaltung (3) ausgelesenen und über die Datenleitungspaare (31, 36) des differentiellen Datenbusses übertragenen Daten, eine Datenvergleichsschaltung (58), die die generierten Daten und die ausgelesenen Daten vergleicht und in Abhängigkeit von dem Vergleichsergebnis ein Anzeigesignal, das anzeigt, ob die zu testende Schaltung (3) funktionsfähig ist, an das externe Testgerät (2) über eine Anzeigesignalleitung (63) überträgt, wobei jedes Datenleitungspaar (31, 36) des differentiellen Datenbusses zwischen der zu testenden Schaltung (3) und der Testschaltung (1) eine erste Datensignalleitung (31) zur Übertragung eines Datensignals und eine zweite Datensignalleitung (36) zur Übertragung eines dazu invertierten Datensignals aufweist und wobei die beiden Datensignalleitungen (31, 36) zur Minimierung von Signallaufzeitunterschieden zwischen dem übertragenen Datensignal und dem übertragenen invertierten Datensignal kurz sind.

Description

Die Erfindung betrifft eine Testschaltung zum Testen einer zu testenden Schaltung, insbesondere eine Testschaltung zum Tes­ ten eines hochfrequent arbeitenden synchronen Speichers.
Fig. 1a zeigt eine Testanordnung nach dem Stand der Technik. Eine zu testende Schaltung (DUT: Device Under Test)wird durch ein externes Testgerät auf seine Funktionsfähigkeit hin ge­ prüft. Bei der zu testenden Schaltung handelt es sich bei­ spielsweise um einen synchronen Speicherbaustein, der eine Vielzahl von Speicherzellen enthält. Das externe Testgerät legt über einen Steuerbus Steuersignale zum Testen des syn­ chronen Speicherbausteins an und adressiert die zu testenden Speicherzellen innerhalb des Speicherbausteins über den Ad­ ressbus. Ein in dem externen Testgerät enthaltener Testdaten­ generator generiert Testdatenmuster, die in einem Schreib­ betriebsmodus über einen Datenbus an die zu testende Schal­ tung angelegt werden und in die adressierten Speicherzellen eingeschrieben werden. Anschließend werden in einem Lesebe­ triebsmodus die Daten wieder aus den adressierten Speicher­ zellen ausgelesen und über den Datenbus zurück an das externe Testgerät übertragen. Das Testgerät vergleicht die ausgelese­ nen Testdaten intern mit Referenz-Testdaten und erkennt feh­ lerhafte Speicherzellen anhand von Abweichungen zwischen den Referenz-Testdaten und den ausgelesenen Daten.
Zur Erhöhung der maximal möglichen Datenübertragungsrate bei Punkt-zu-Punkt-Datenverbindungen werden die Signalleitungen des Datenbusses, der beispielsweise aus d Datensignalleitun­ gen besteht, als differentielle Signalleitungen ausgebildet. Dabei wird zu jedem Datensignal parallel das entsprechende invertierte Datensignal über eine eigene Signalleitung ge­ führt.
Fig. 1b zeigt exemplarisch ein Datenleitungspaar des Daten­ busses zwischen der zu testenden Schaltung DUT und dem exter­ nen Testgerät. Das Datenleitungspaar des differentiellen Da­ tenbusses weist eine erste Datensignalleitung zur Übertragung eines Datensignals sig und eine zweite Datensignalleitung zur Übertragung eines dazu invertierten Datensignals sig auf. Die beiden dargestellten Datensignalleitungen des Datenleitungs­ paares zwischen der zu testenden Schaltung DUT und dem Test­ gerät weisen eine Länge L auf.
Die differenzielle Signalübertragung ermöglicht es, die Ein­ gangs- und Ausgangsstufen der zu testenden Schaltung DUT und des Testgeräts leitungstechnisch einfach aufzubauen, wobei gleichzeitig die Eingangs- und Ausgangsstufen sowie die Über­ tragungsstrecke unempfindlich gegenüber Jitter der Signal­ flanken sowie Drifts der Gleichspannungspegel sind.
Aufgrund der relativ langen Datensignalleitungen zwischen dem Testgerät und der zu testenden Schaltung DUT kommt es zu Sig­ nallaufzeitverzögerungen der Datensignale und zu Signallauf­ zeitunterschieden zwischen dem übertragenen Datensignal und dem dazu übertragenen invertierten Datensignal. Die Laufzeit­ unterschiede sind eine Folge unterschiedlicher Leitungslängen der beiden Datenleitungen eines Datenleitungspaares, unter­ schiedlicher parasitärer Kapazitäten bzw. Induktivitäten und unterschiedlicher Fertigungstoleranzen. Da bei der in Fig. 1b dargestellten Testanordnung Signallaufzeitunterschiede zwischen dem Datensignal und dem dazu invertiert übertragenen Datensignal nicht heraus kalibrierbar sind, führen diese Sig­ nallaufzeitunterschiede zu Einbußen bei der zeitlichen Genau­ igkeit der gesamten Testanordnung und somit zu Ausbeutever­ lusten beim Testen. Die durch die Signallaufzeitunterschiede erfolgte zusätzliche Ungenauigkeit beträgt in vielen Fällen über 50 Pikosekunden. Beim Testen von Hochfrequenz-Spei­ cherbausteinen, die mit Taktfrequenzen von einigen Hundert Megahertz arbeiten, verursachen derartige Signallaufzeitver­ zögerungen Testfehler.
Es wurde daher die in Fig. 2 dargestellte Testanordnung vor­ geschlagen. Zum Ausgleich der Signallaufzeitunterschiede, die durch die teilweise meterlangen Datensignalleitungen, die Verbindungen sowie die Anschlusselektronik hervorgerufen wer­ den, werden bei der in Fig. 2 dargestellten Testanordnung die Bewertungszeitpunkte einer Eingangsstufe durch eine in dem Testgerät integrierte Kalibrierschaltung KAL eingestellt. Die Eingangsstufe enthält Differenzverstärker, die die emp­ fangenen Datensignale mit einer statischen Komparatorspannung Vcom, die durch einen Komparatorspannungsgenerator KONP er­ zeugt wird, vergleichen.
Der Nachteil der in Fig. 2 gezeigten Testanordnung nach dem Stand der Technik besteht darin, dass diese gegenüber dem Ti­ ming-Jitter und gegenüber DC bzw. Gleichspannungspegeldrifts sehr anfällig ist.
Die Fig. 3a bis 3c zeigen die kalibrierbare Testanordnung nach dem Stand der Technik gemäß Fig. 2 und die zugehörigen Signale zur Erläuterung der dabei auftretenden Probleme.
Ein von der zu testenden Schaltung DUT abgegebenes Datensig­ nal SIGDUT wird durch die Eingangsstufe des externen Testge­ räts mit einer gewissen Signalverzögerung als Signal sigTester empfangen und durch einen Differenzverstärker mit einer Kom­ paratorspannung Vcoomp verglichen. In gleicher Weise gibt die zu testende Schaltung DUT ein invertiertes Datensignal SIGDUT ab, das als invertiertes Datensignal sigTester durch die Ein­ gangsstufe des externen Testgeräts empfangen wird und durch einen zweiten Differenzverstärker mit der eingestellten Kom­ paratorspannung Vcomp als Schwellenwert verglichen wird.
Fig. 3b zeigt beispielhaft eine alternierende Datenfolge 101010 und die zugehörigen Ausgangsdatensignale am Ausgangs­ datentreiber der zu testenden Schaltung DUT.
Fig. 3c zeigt beispielhaft wie dieses abgegebene Datenaus­ gangssignal durch eine Eingangsstufe des externen Testgeräts infolge einer Gleichspannungsschwankung empfangen wird. Falls das empfangene Datensignal sigTester oberhalb der Komparator­ spannung Vcomp ist und gleichzeitig das dazu invertierte Da­ tensignal SigTester unterhalb der Komparatorspannung liegt, wird durch die Eingangsstufe ein logisch hohes Datum H zur weiteren Datenverarbeitung abgegeben. Falls umgekehrt das empfangene Datensignal niedriger als der Komparatorspannungs­ pegel ist und gleichzeitig das invertierte Datensignal ober­ halb des Komparatorspannungspegels wird durch die Eingangs­ stufe des Testgeräts eine logische Null L zur weiteren Daten­ verarbeitung abgegeben.
Falls sowohl das empfangene Datensignal als auch das inver­ tierte Datensignal unterhalb des Komparatorgleichspannungspe­ gels liegt wird dies als Datenübertragungsfehler F interpre­ tiert. Das gleiche gilt, wenn sowohl das empfangene Datensig­ nal als auch das dazu invertierte Datensignal oberhalb des Komparatorgleichspannungspegels liegt.
Bei dem in Fig. 3c dargestellten Beispiel werden die Daten­ signalpegel aufgrund einer Gleichspannungsdrift potentialmä­ ßig nach unten gezogen, so dass ab dem Zeitpunkt t2 sowohl das empfangene Datensignal SigTester als auch das dazu inver­ tierte Datensignal SigTester unterhalb des Komparatorgleichspan­ nungspegels liegen und somit ein Datenübertragungsfehler F erkannt wird. Ein Testgerät mit kalibrierbarer Eingangsstufe zum Ausgleich von Signallaufzeitunterschieden zwischen den Datensignalleitungen eines Datensignalleitungspaares ist so­ mit sehr empfindlich gegenüber Potentialschwankungen auf den Signalleitungen, so dass Testfehler auftreten können.
Die in Fig. 1 dargestellte Testanordnung nach dem Stand der Technik ist relativ unempfindlich gegenüber den Potential­ schwankungen auf den Datensignalleitungen jedoch führen die Signallaufzeitunterschiede zwischen den Datenleitungen eines Datenleitungspaares zu Testfehlern. Demgegenüber werden bei der in Fig. 2 dargestellten Testanordnung nach dem Stand der Technik diese Laufzeitunterschiede durch eine Kalibrierschal­ tung ausgeglichen, jedoch führt diese Vorgehensweise zu Test­ fehlern aufgrund von Gleichspannungspegelschwankungen auf den Datensignalleitungen, wie im Zusammenhang mit den Fig. 3a bis 3c erläutert.
Es ist daher die Aufgabe der vorliegenden Erfindung, eine Testschaltung zum Testen einer Schaltung zu schaffen, die Testfehler aufgrund von Signallaufzeitunterschieden vermeidet und gleichzeitig gegenüber Potentialschwankungen auf den Da­ tensignalleitungen unempfindlich ist.
Diese Aufgabe wird erfindungsgemäß durch eine Testschaltung mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.
Die Erfindung schafft eine Testschaltung zum Testen einer Schaltung mit
einem Testdatengenerator, der in Abhängigkeit von Daten- Steuersignalen, die über Datensteuerleitungen von einem ex­ ternen Testgerät empfangen werden, Testdaten generiert,
einem Datenausgangstreiber zur Abgabe der generierten Testda­ ten über Datenleitungspaare eines differenziellen Datenbusses an die zu testende Schaltung;
einer Dateneingangsschaltung zum Empfang von aus der zu tes­ tenden Schaltung ausgelesenen und über die Datenleitungspaare des differenziellen Datenbusses übertragenen Daten;
einer Datenvergleichsschaltung, die die generierten Testdaten und die ausgelesenen Daten vergleicht und in Abhängigkeit von dem Vergleichsergebnis ein Anzeigesignal, das anzeigt, ob die zu testende Schaltung funktionsfähig ist, an die externe Testschaltung über eine Anzeigesignalleitung überträgt;
wobei jedes Datenleitungspaar des differenziellen Datenbusses zwischen der zu testenden Schaltung und der Testschaltung ei­ ne erste Datensignalleitung zur Übertragung eines Datensig­ nals und eine zweite Datensignalleitung zur Übertragung eines dazu invertierten Datensignales aufweist und wobei die beiden Datensignalleitungen zur Minimierung von Signallaufzeitunter­ schieden zwischen dem übertragenen Datensignal und dem über­ tragenen invertierten Datensignal kurz sind.
Die erfindungsgemäße Testschaltung hat den Vorteil, dass kei­ ne Kalibrierschaltung nötig ist, die die Signallaufzeitunter­ schiede zwischen den Datensignalleitungen herauskalibriert.
Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Testschaltung enthält diese einen Adressgenerator, der in Ab­ hängigkeit von Adresssteuersignalen, die über Adresssteuer­ leitungen von dem externen Testgerät empfangen werden, Ad­ resssignale für die zu testende Schaltung generiert.
Die generierten Adresssignale werden vorzugsweise von einem Adresssignalausgangstreiber der Testschaltung über Adresslei­ tungspaare eines differenziellen Adressbusses an einen Ad­ resssignaleingangstreiber der zu testenden Schaltung übertra­ gen.
Dabei weist jedes Adressleitungspaar vorzugsweise eine erste Adresssignalleitung zur Übertragung eines Adresssignals und eine zweite Adresssignalleitung zur Übertragung eines dazu invertierten Adresssignals auf.
Die beiden Adresssignalleitungen eines jeden Adressleitungs­ paares sind zur Minimierung von Signallaufzeitunterschieden zwischen dem übertragenen Adresssignal und dem übertragenen dazu invertierten Adresssignal vorzugsweise kurz ausgelegt.
Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Testschaltung enthält diese eine Frequenzvervielfachungs­ schaltung, die die Taktfrequenz eines von dem externen Test­ gerät empfangenen niederfrequenten Taktsignals empfängt und mit einem bestimmten Faktor zur Generierung eines hochfrequenten Taktsignals für die zu testende Schaltung multipli­ ziert.
Die erfindungsgemäße Testschaltung weist vorzugsweise ferner eine interne Steuerschaltung auf, die in Abhängigkeit von Steuersignalen, die von dem externen Testgerät mit einer niedrigen Taktfrequenz empfangen werden, interne Steuersigna­ le zur Ansteuerung des Dateneingangstreibers, des Datenaus­ gangstreibers und des Adresssignalausgangstreibers erzeugt.
Die erfindungsgemäße Testschaltung ist bei einer bevorzugten Ausführungsform in der zu testenden Schaltung integriert. Die erfindungsgemäße Testschaltung wird vorzugsweise zum Tes­ ten von synchronen Speichern eingesetzt, insbesondere von synchronen DRAM-Speichern, die mit einer sehr hohen Ar­ beitstaktfrequenz von mehreren Hundert Megahertz arbeiten.
Im Weiteren wird eine bevorzugte Ausführungsform der erfin­ dungsgemäßen Testschaltung unter Bezugnahme auf die beigefüg­ ten Zeichnungen zur Erläuterung erfindungswesentlicher Merk­ male beschrieben.
Es zeigen:
Fig. 1a, 1b eine erste Testanordnung nach dem Stand der Technik;
Fig. 2 eine zweite Testanordnung nach dem Stand der Technik;
Fig. 3a bis 3c Diagramme zur Erläuterung der Nachteile der in Fig. 2 dargestellten Testanordnungen nach dem Stand der Technik;
Fig. 4 eine bevorzugte Ausführungsform der erfindungsgemäßen Testschaltung.
Wie man aus Fig. 4 erkennen kann, ist die erfindungsgemäße Testschaltung 1 zwischen einem externen Testgerät 2 und einer zu testenden Schaltung 3 angeordnet. Bei der zu testenden Schaltung 3 handelt es sich beispielsweise um einen synchro­ nen DRAM-Speicher mit einer Vielzahl von adressierbaren Speicherzellen. Das externe Testgerät 2 ist ein herkömmliches Testgerät, das mit vergleichsweise niedrigen Taktfrequenzen arbeitet. Das Testgerät 2 besitzt einen Taktsignalausgang 4, der über eine Taktsignalleitung 5 mit einem Takteingang 6 der Testschaltung 1 verbunden ist. Der Taktsignaleingang 6 der Testschaltung 1 ist über eine interne Taktleitung 7 an einen Eingang 8 einer Frequenzvervielfachungsschaltung 9 ange­ schlossen. Die Frequenzvervielfachungsschaltung 9 multipli­ ziert die Taktfrequenz des empfangenen niederfrequenten Takt­ signals mit einem bestimmten einstellbaren Faktor zur Gene­ rierung eines hochfrequenten differentiellen Taktsignals und gibt dieses Taktsignal über einen Ausgang 10 an eine interne differentielle Taktsignalleitung 11 und einen Taktausgang 12 der Testschaltung 1 ab. Der Taktsignalausgang 12 ist über ei­ ne externe differentielle Taktleitung 13 mit einem Taktsig­ naleingang 14 der zu testenden Schaltung 3 verbunden. Das ex­ terne Testgerät 2 gibt beispielsweise ein Taktsignal mit ei­ ner Taktfrequenz von 100 Megahertz ab, die durch die Fre­ quenzvervielfachungsschaltung 9 zu einer Taktfrequenz von 400 Megahertz erhöht wird, die der Arbeitsfrequenz eines zu tes­ tenden synchronen Speicherbausteins 3 entspricht.
Die Testschaltung 1 enthält ferner einen Testdatengenerator 15 mit einem Steuereingang 16, der über interne Datensteuer­ leitungen 17 mit einem Steuereingang 18 der Testschaltung 1 verbunden ist. Der Steuereingang 18 ist über Datensteuerlei­ tungen 19 an einen Steuerausgang 20 des externen Testgeräts 2 angeschlossen. Der Testdatengenerator 15 empfängt Datensteu­ ersignale über die Datensteuerleitungen 19 von dem externen Steuergerät 2 und generiert in Abhängigkeit von den empfange­ nen Datensteuersignalen Testdaten und gibt diese generierten Testdaten über einen Datenausgang 21 an einen internen differentiellen Datenbus 22 der Testschaltung 1 ab. Der Testdaten­ generator 15 empfängt vorzugsweise niederfrequente Datensteu­ ersignale von dem Testgerät 2 und generiert in Abhängigkeit von diesem hochfrequente Testdatenmuster, die in Registern des Testdatengenerators 15 gespeichert sind. Diese abgespei­ cherten Testdatenmuster werden vorzugsweise durch das externe Testgerät 2 in einem Initialisierungs-Betriebsmodus mit ei­ ner niedrigen Taktfrequenz in die Register des Testdatengene­ rators 15 eingeschrieben. Der Testdatengenerator 15 weist ei­ nen Taktsignaleingang 23 auf und wird über eine interne Takt­ leitung 24 zur Generierung von hochfrequenten Testdatenmuster mit dem Ausgangstaktsignal der Frequenzvervielfachungsschal­ tung 9 getaktet.
Die Testschaltung 1 enthält einen Datenausgangstreiber 25 zur Abgabe der durch den Testdatengenerator 15 generierten Test­ daten über mehrere Datenleitungspaare eines differenziellen Datenbusses an die zu testende Schaltung 3. Der Datenaus­ gangstreiber 25 besteht aus einer Vielzahl parallel geschal­ teter Differenzverstärker, wobei in Fig. 4 beispielhaft ein Differenzverstärker dargestellt ist zur Abgabe eines Daten­ signals. Der Differenzverstärker des Datenausgangstreibers 25 weist einen Signalausgang 26 und einen invertierten Signal­ ausgang 27 auf. Der Signalausgang 26 ist über eine Leitung 28 an eine interne Datenleitung 29 der Testschaltung 1 ange­ schlossen. Die interne Datenleitung 29 ist mit einem Daten­ anschluß 30 der Testschaltung 1 verbunden, der über eine ex­ terne Datensignalleitung 31 mit einem Datenanschluß 32 der zu testenden Schaltung 3 verbunden ist. Der invertierte Daten­ ausgang des Datenausgangstreibers 25 liegt über eine Leitung 33 an einer internen Datenleitung 34 der Testschaltung 1 an, die an einen invertierten Datenanschluß 35 der Testschaltung 1 angeschlossen ist. Der invertierte Datenanschluß 35 ist ü­ ber eine externe Datensignalleitung 36 an einen dazugehörigen Datenanschluß 37 der zu testenden Schaltung 3 angeschlossen. Die Datensignalleitung 31 dient zur bidirektionalen Übertra­ gung von Datensignalen und die dazu komplementäre zweite Datensignalleitung 36 dient zur bidirektionalen Übertragung von einem dazu invertierten Datensignal zwischen der Testschal­ tung 1 und dem zu testenden Schaltkreis 3. Die zu testende Schaltung 3 enthält einen Datensignaleingangsschaltung 38 zum Empfang von Testdaten und einen differenziellen Datensignal­ ausgangstreiber 39 zur Abgabe von ausgelesenen Daten.
Wie aus Fig. 4 zu erkennen, enthält die erfindungsgemäße Testschaltung 1 neben dem Datenausgangstreiber 25 eine Daten­ eingangsschaltung 40 zum Empfang von Daten, die von der zu testenden Schaltung 3 differenziell ausgelesen und über das Datenleitungspaar 31, 36 zu der Testschaltung 1 übertragen werden. Hierzu weist die Dateneingangsschaltung 40 einen Da­ teneingang 41 und einen dazu invertierten Dateneingang 42 auf. Die Signalverzögerung des Datenausgangstreibers 25 ist über eine Einstellleitung 43 und die Signalverzögerung der Dateneingangsschaltung 40 über eine Einstellleitung 44 durch eine interne Steuerschaltung 45 der Testschaltung 1 einstell­ bar. Hierdurch ist es möglich, Timingparameter für ein kriti­ sches Testen der zu testenden Schaltung 3 einzustellen.
Die interne Steuerung 45 weist einen Steuereingang 46 auf, der über einen internen Steuersignalbus 47 der Testschaltung 1 mit einem Steuereingang 48 verbunden ist. Das externe Test­ gerät 2 weist einen Steuerausgang 49 auf und ist über einen Steuersignalleitungsbus 50 an den Steuereingang 48 ange­ schlossen. Das Testgerät 2 gibt über den Steuersignallei­ tungsbus 50 relativ niederfrequente Steuersignale an die Testschaltung 1 ab, wobei vorzugsweise jedes Steuersignal entsprechend dem Frequenzvervielfachungsfaktor als paralleles Signal übertragen wird und nach einer Parallel-Seriell- Wandlung als hochfrequentes Steuersignal über einen internen Steuersignalbus 52 an einen Steuerausgang 53 der Testschal­ tung 1 abgegeben wird. Der Steuerausgang 53 der Testschaltung 1 ist über einen externen Steuersignalbus 54 an einen Steuer­ eingang 55 der zu testenden Schaltung 3 angeschlossen. Die von dem Testgerät 2 abgegebenen niederfrequenten Steuersignale werden durch die interne Steuerung 45 der Testschaltung 1 empfangen und zur Generierung interner Steuersignale zur An­ steuerung interner Baukomponenten, wie beispielsweise der Da­ tensignaleingangsschaltung 40 und des Datenausgangstreibers 25 ausgewertet. Hierdurch können zusätzliche Steuerleitungen zur Ansteuerung interner Schaltungen der Testschaltung 1 zwi­ schen dem externen Testgerät 2 und der Testschaltung 1 einge­ spart werden.
Die von der Dateneingangsschaltung 40 empfangenen Daten ge­ langen über Datenleitungen 56 zu einem Dateneingang 57 einer Datenvergleichsschaltung 58, die die durch den Testdatengene­ rator 15 generierten Testdaten, die an einem Eingang 59 der Datenvergleichsschaltung 58 anliegen, vergleicht und in Ab­ hängigkeit von dem Vergleichsergebnis ein Anzeigesignal gene­ riert, das anzeigt, ob die zu testende Schaltung 3 funktions­ fähig ist oder nicht. Das generierte Anzeigesignal wird von einem Signalausgang 60 der Datenvergleichsschaltung 58 über eine interne Leitung 61 an einen Ausgang 62 der Testschaltung 1 abgegeben und gelangt über eine externe Datenleitung 63 zu einem Eingang 64 des externen Testgeräts 2. Die Datenver­ gleichsschaltung 58 besitzt ebenfalls einen Taktsignaleingang 65 und empfängt über eine interne Taktsignalleitung 66 das hochfrequente Arbeitstaktsignal, welches durch die Frequenz­ vervielfachungsschaltung 9 generiert wird. Die Taktsignallei­ tung 66 ist auch an einem Taktsignaleingang 67 des Parallel- Seriell-Wandlers 51 zu dessen Taktung angeschlossen.
Die erfindungsgemäße Testschaltung 1 enthält vorzugsweise ei­ nen Adressgenerator 68 mit einem Eingang 69, der über interne Adresssteuerleitungen 70 an einem Steuereingang 71 der Test­ schaltung 1 angeschlossen ist. Der Steuereingang 71 der Test­ schaltung 1 ist über externe Adresssteuerleitungen 72 und ei­ nen Adresssteuereingang 73 mit dem externen Testgerät 2 ver­ bunden. Der Adressgenerator 68 empfängt über die Adresssteu­ erleitungen von dem externen Testgerät 2 Steuersignale und generiert in Abhängigkeit von diesen Adresssignale zur Adressierung von Speicherzellen innerhalb der zu testenden Schal­ tung 3, die über einen internen Adressbus 74 an einen Adress­ signalausgangstreiber 75 der Testschaltung 1 abgegeben wird. Der interne Adressbus 74 und der Steuersignalbus 52 sind als differentielle Busse oder als nicht-differentielle Busse aus­ geführt. Der Adresssignalausgangstreiber 75 weist einen Ad­ resssignalausgang 76 und einen dazu invertierten Adresssig­ nalausgang 77 auf, die über interne Adressleitungen 78, 79 mit einem Ausgang 80,81 der Testschaltung 1 verbunden sind. Der Adresssignalausgang 80 der Testschaltung 1 ist über eine externe Adressleitung 82 mit einem Eingang 83 der zu testen­ den Schaltung 3 verbunden und der dazu invertierte Adresssig­ nalausgang 81 ist über eine entsprechende Adressleitung 84 mit einem Eingang 85 der zu testenden Schaltung 3 verbunden. Die beiden komplementären Adressleitungen 82, 84 bilden ein Adressleitungspaar 86 eines differenziellen Adressbusses, der zwischen der Testschaltung 1 und der zu testenden Schaltung 3 vorgesehen ist. Das angelegte differentielle Adresssignal wird durch eine differentiell aufgebaute Adresssignalein­ gangsschaltung 87 der zu testenden Schaltung 3 empfangen.
Zum Testen eines Speicherbausteins 3 mit einer Vielzahl von darin enthaltenen adressierbaren Speicherzellen gibt das Testgerät 2 Adresssteuersignale über die Adresssteuerleitun­ gen an den Adressengenerator 68 der Testschaltung 1 ab, der in Abhängigkeit von den empfangenen Adresssteuersignalen Ad­ resssignale zur Adressierung der zu testenden Speicherzellen generiert und diese über den Adresssignalausgangstreiber 75 der Testschaltung 1 an externen Adresssignalleitungen 82, 84 abgibt. Der Adresssignalausgangstreiber 75 besteht aus einer Vielzahl parallel geschalteter Differenzverstärker, wobei in Fig. 4 beispielhaft ein Differenzverstärker zur Abgabe eines Adresssignals dargestellt ist. Die über die Adresssignallei­ tungspaare 86 des Adressbusses adressierten Speicherzellen der zu testenden Schaltung 3 empfangen die von dem Testdaten­ generator 15 generierten und über den Datenausgangstreiber 25 abgegebenen Testdaten, die in die adressierten Speicherzellen in einem Schreibmodus eingeschrieben werden. Anschließend werden die adressierten Speicherzellen in einem Lesebetriebs­ modus wieder ausgelesen und durch die Dateneingangsschaltung 40 an die Datenvergleichsschaltung 58 weitergeleitet. Die Da­ tenvergleichsschaltung 58 vergleicht die aus dem Datengenera­ tor 15 zugeführten Referenz-Testdaten mit den ausgelesenen Testdaten und komprimiert die dabei festgestellten Datenab­ weichungen zu einem Anzeigedatum, welches anzeigt, ob in dem zuletzt ausgelesenen Testdatenblock Datenfehler aufgetreten sind oder nicht. Dieses Anzeigedatum wird über eine Anzeige­ signalleitung 63 an das externe Testgerät 2 abgegeben.
Die Leitungslängen der Datensignalleitungen 31, 36 des Daten­ busses zwischen der zu testenden Schaltung 3 und der Test­ schaltung 1 zum Einschreiben von Testdaten in die zu testende Schaltung 3 und zum Auslesen von Daten aus der zu testenden Schaltung 3 sind im Vergleich zu den Datensteuerleitungen 19 zwischen dem Testgerät 2 und der Testschaltung 1 sehr kurz. Hierdurch sind die Signallaufzeitunterschiede zwischen einem Datensignal, welches über die Datensignalleitung 31 übertra­ gen wird und einem dazu invertierten Datensignal, welches ü­ ber die komplementäre Datenleitung 36 übertragen wird, mini­ mal, so dass keine Kalibrierung innerhalb der Testschaltung 1 erfolgen muss. Durch die Bewertung der ankommenden Datensig­ nale in unmittelbarer Nähe der zu testenden Schaltung 3 ent­ fällt somit die Notwendigkeit, Laufzeitunterschiede zwischen dem Datensignal und dem dazu inversen Signal herauszukalib­ rieren. Da keine Kalibrierschaltung, wie bei der in Fig. 2 dargestellten Testanordnung nach dem Stand der Technik, not­ wendig ist, werden auch keine Testfehler durch Potential­ schwankungen bei den Datensignalleitungen 31, 36 hervorgeru­ fen.
Durch die interne Steuerschaltung 45 ist es möglich kritische Parameter, wie beispielsweise Setup- und Holdzeiten durch Ein­ stellungen entsprechender Signalverzögerungen des Datensig­ nalseingangstreibers 40 und des Datensignalausgangstreibers 25 zu testen.
Durch die erfindungsgemäße Testschaltung 1 ist es möglich, hochfrequent arbeitende Speicherbausteine mit differenziellen Eingangs- und Ausgangsanschlüssen präzise mit relativ gerin­ gem zusätzlichem schaltungstechnischem Aufwand zu testen, oh­ ne dass Laufzeitunterschiede zwischen den Datensignalleitun­ gen oder Potentialschwankungen auf den Datensignalleitungen zu Testfehlern führen.
Bezugszeichenliste
1
Testschaltung
2
Externes Testgerät
3
Zu testende Schaltung
4
Ausgang
5
Taktleitung
6
Takteingang
7
Interne Taktleitung
8
Takteingang
9
Frequenzvervielfachungsschaltung
10
Taktausgang
11
Interne Taktleitung
12
Taktausgang
13
Externe Taktleitung
14
Takteingang
15
Testdatengenerator
16
Dateneingang
17
Interne Datensteuerleitungen
18
Datensteuereingang
19
Externe Datensteuerleitungen
20
Datensteuerausgang
21
Datenausgang
22
Interner Datenbus
23
Takteingang
24
Interne Taktleitung
25
Datenausgangstreiber
26
Datenausgang
27
Inverser Datenausgang
28
Interne Datenleitung
29
Interne Datenleitung
30
Datenanschluß
31
Externe Datensignalleitung
32
Datenanschluß
33
Interne Datenleitung
34
Interne Datenleitung
35
Datenanschluß
36
Externe Datensignalleitung
37
Datenanschluß
38
Eingangstreiber
39
Ausgangstreiber
40
Dateneingangsschaltung
41
Dateneingang
42
Inverser Dateneingang
43
Einstellleitung
44
Einstellleitung
45
Interne Steuerung
46
Steuereingang
47
Interne Steuerleitungen
48
Steuereingang
49
Steuerausgang
50
Externe Steuersignalleitungen
51
Parallel-Seriell-Wandler
52
Steuerleitung
53
Steuerausgang
54
Steuerbus
55
Steuereingang
56
Datenleitungen
57
Dateneingang
58
Datenvergleichsschaltung
59
Dateneingang
60
Signalausgang
61
Interne Anzeigeleitung
62
Ausgang
63
Externe Anzeigeleitung
64
Eingang
65
Haupteingang
66
Taktsignalleitung
67
Taktsignaleingang
68
Adressgenerator
69
Eingang
70
Interne Adresssteuersignalleitungen
71
Eingang
72
Externe Adresssteuersignalleitungen
73
Steuerausgang
74
Leitungen
75
Adresssignalausgangstreiber
76
Adresssignalausgang
77
Inverser Adressignalausgang
78
Interne Adresssignalleitung
79
Interne Adresssignalleitung
80
Adresssignalausgang
81
Inverser Adresssignalausgang
82
Adresssignalleitung
83
Adresssignaleingang
84
Inverse Adresssignalleitung
85
Adresssignaleingang
86
Adressleitungspaar

Claims (10)

1. Testschaltung zum Testen einer zu testenden Schaltung mit:
  • a) einem Testdatengenerator(15), der in Abhängigkeit von Da­ tensteuersignalen, die über Datensteuerleitungen (19) von ei­ nem externen Testgerät (2) empfangen werden, Referenz- Testdaten generiert;
  • b) einem Datenausgangstreiber (25) zur Abgabe der generier­ ten Referenz-Testdaten über Datenleitungspaare (31, 36) eines differenziellen Datenbusses an die zu testende Schaltung (3);
  • c) eine Dateneingangsschaltung (40) zum Empfang von aus der zu testenden Schaltung (3) ausgelesenen und über die Daten­ leitungspaare (31, 36) des differentiellen Datenbusses über­ tragenen Daten;
  • d) eine Datenvergleichsschaltung (58), die die generierten Referenz-Testdaten und die ausgelesenen Daten vergleicht und in Abhängigkeit von dem Vergleichsergebnis ein Anzeigesignal, das anzeigt, ob die zu testende Schaltung (3) funktionsfähig ist, an das externe Testgerät (2) über eine Anzeigesignallei­ tung (63) überträgt;
  • e) wobei jedes Datenleitungspaar (31, 36)des differentiellen Datenbusses zwischen der zu testenden Schaltung(3) und der Testschaltung (1) eine erste Datensignalleitung (31) zur Ü­ bertragung eines Datensignals und eine zweite Datensignallei­ tung (36) zur Übertragung eines dazu invertierten Datensig­ nals aufweist und wobei die beiden Datensignalleitungen (31, 36) zur Minimierung von Signallaufzeitunterschieden zwi­ schen dem übertragenen Datensignal und dem übertragenen in­ vertierten Datensignal kurz sind.
2. Testschaltung nach Anspruch 1 dadurch gekennzeichnet, dass die Testschaltung (1) einen Adressgenerator (68) auf­ weist, der in Abhängigkeit von Adresssteuersignalen, die über Adresssteuerleitungen (72) von dem externen Testgerät (2) empfangen werden, Adresssignale für die zu testende Schaltung (3) generiert.
3. Testschaltung nach Anspruch 2, dadurch gekennzeichnet, dass die generierten Adresssignale von einem Adresssignalaus­ gangstreiber (75) der Testschaltung (1) über Adressleitungen eines Adressbusses an eine Adresssignaleingangsschaltung (87) der zu testenden Schaltung (3) übertragen werden.
4. Testschaltung nach Anspruch 3, dadurch gekennzeichnet, dass der Adressbus differentiell ausgebildet ist, wobei die Adressleitung als Adressleitungspaar (82, 84) ausgeführt ist, wobei jedes Adressleitungspaar (82, 84) eine erste Adresssig­ nalleitung (82)zur Übertragung eines Adresssignals und eine zweite Adresssignalleitung (84) zur Übertragung eines dazu invertierten Adresssignals aufweist.
5. Testschaltung nach Anspruch 4, dadurch gekennzeichnet, dass die beiden Adresssignalleitungen (82, 84)eines jeden Ad­ ressleitungspaares zur Minimierung von Signallaufzeitunter­ schieden zwischen dem übertragenen Adresssignal und dem über­ tragenen invertierten Adresssignals kurz sind.
6. Testschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Testschaltung (1) eine Frequenzvervielfachungsschal­ tung (9) aufweist, die die Taktfrequenz eines von dem exter­ nen Testgerät (2) empfangenen niederfrequenten Taktsignals empfängt und mit einem bestimmten Faktor zur Generierung ei­ nes hochfrequenten Taktsignals für die zu testende Schaltung (3) multipliziert.
7. Testschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Testschaltung (1) eine interne Steuerschaltung(45) aufweist, die in Abhängigkeit von Steuersignalen, die von dem externen Testgerät (2) mit einer niedrigen Taktfrequenz emp­ fangen werden, interne Steuersignale zur Ansteuerung der Da­ teneingangsschaltung (40), und des Datenausgangstreibers (25) des Adresssignalausgangstreibers (75) erzeugt.
8. Testschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass eine Signalverzögerung des durch die Dateneingangsschal­ tung (40) empfangenen Datensignals und eine Signalverzögerung des durch den Datenausgangstreiber (25) abgegebenen Datensig­ nals durch die interne Steuerschaltung (45) einstellbar ist.
9. Testschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Testschaltung (1) in der zu testenden Schaltung (3) integriert ist.
10. Verwendung der Testschaltung nach einem der vorangehen­ den Ansprüche 1 bis 9 zum Testen eines hochfrequenten syn­ chronen Speichers.
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