JPH045734A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、効率の良い検査用テストベクトル発生およ
び検査試験が可能な情報処理装置に関する。

（従来の技術） マイクロプロセッサ等の情報処理装置では、加算器、算
術論理演算ユニット、レジスタファイル（ＲＡＭ）　、
ＲＯＭ等の多（の組合せ回路あるいは順序回路で構成さ
れた機能要素（以下、「マクロブロック」と呼ぶ）が、
アドレスバスやデータバス等のバスに接続され、このバ
スを介してマクロブロック間で情報の転送が行なわれて
いる。

バスを介したマクロブロック間のデータ転送の制御方式
は、大きく２種類の方式に分けられる。

第１の制御方式は、マイクロプログラム等により行なう
ものであり、基本的には１つの制御プロッりが集中的に
バスの入出力管理を行なう方式である。一方、第２の制
御方式は、複数の制御要素によってバスの人出力を管理
するものである。最近の大規模、複雑な情報処理装置に
はこれらの制御方式のいずれをも含むものも多くなって
きている。

第１の制御方式及び第２の制御方式にあっても、バスに
データを出力するマクロブロックを択一的に選択し、他
のマクロブロックのバスへの出力を禁止状態にするよう
にしている。これは、複数のマクロブロックの同一バス
へのデータの出力が重複した場合に生じるデータの衝突
（バス衝突）を防止するためである。

上記の制御方式のうち、特に第２のデータ転送の制御方
式を採っている情報処理装置または情報処理装置の一部
にあっては、近年、制御ロジックの大規模化、複雑化が
進んでいるため、通常動作状態において外部から与えら
れる命令のみによって、装置を十分に検査試験すること
は、不可能になりつつある。このため、内部のフリップ
フロップ等にスキャンバス方式により試験系列（テスト
ベクトル）を設定して検査試験することが可能な情報処
理装置が増えつつある。スキャンバス方式は、順序回路
を確実に検査できるが、テストベクトルをシリアルに転
送せねばならず、一般にテスト時間がかかる。

したがって、このような情報処理装置における検査試験
にあって、−船釣にＲＯＭやＲＡＭ等の記憶要素を含む
マクロブロックに対しては専用のテストを適用し、ラン
ダムロジックを主体とする制御ロジックや他のマクロブ
ロックに対しては、スキャンバス方式によるスキャンテ
ストを適用している。

次に、このようなスキャンバス方式によりスキャンテス
トが可能な情報処理装置におけるバスへのデータ出力制
御について、第３図を参照して説明する。

第３図はスキャンテスト可能な情報処理装置における要
部構成を示すブロック図である。

第３図において、通常動作状態では、順序回路あるいは
組合せ回路で構成されたマクロブロックｌａ、ｌｂの出
力は、ランダムロジックで構成されマイクロ命令等によ
り制御される構成をとることもあるバス制御回路２によ
って択一的に導通制御されるバスバッファ３ａ、３ｂを
介してバス４に択一的に出力される。なお、第３図にお
いて、マクロブロックｌａ、ｌｂへのバス４からの入力
バスは省略されているが、これは本発明の本質的な部分
がこれらマクロブロックからバスへの出力の制御にある
ため、説明の簡潔化のために省略したものであり、実際
の情報処理装置では上記の様な入力パルスが有っても良
い。

一方、スキャンテストは、例えばＤアルゴリズムに基づ
いてＣＡＴ　（コンピュータによるテスト支援システム
）により自動的に生成されたテストベクトルが、マクロ
ブロックｌａ、ｌｂ及びバス制御回路２にスキャン方式
（スキャン動作状態）により供給された後、１サイクル
だけ通常動作状態が設定され、その後、スキャン可能な
記憶要素に格納された結果が再びスキャン方式（スキャ
ン動作状態）で外部に読出されるという形でテストが行
なわれる。この際、パスバッファ３ａ　　３ｂを介して
バス４に出力されたマクロブロックｌａ。

１ｂの出力は、バス４と外部端子との間に設けられたレ
ジスタ５に格納された後、外部に出力されて観測される
。この出方は、レジスタ５をスキャン可能な構成として
、シリアルに行なうようにする場合が一般的である。

このようなスキャンテストのテストベクトル発生におい
て、バス制御回路２におけるパスバッファ３ａ、３ｂの
制御に着目すると、バス制御回路２が、 ■パスバッファ３ａのみを導通状態にして、マクロブロ
ック１ａの出方のみをバス４に出力させる、 ■パスバッファ３ｂのみを導通状態にして、マクロブロ
ック１ｂの出方のみをバス４に出力させる、 ０両パスバッファ３ａ、３ｂをともに非導通状態にして
、両マクロブロックｌａ、ｌｂの出力をともにバス４に
出方させない、 ■両バスバッフｙ３ａ、３ｂをともに導通状態にして、
両マクロブロックｌａ、ｌｂの出力をともにバス４に出
力させる、 の４通りの制御を行なうようなテストベクトルがほぼ同
程度の頻度で発生されると考えられる。

このような制御において、■及び■で示した制御に関し
て問題はないが、バス４上に出力されるデータを観測す
るという観点からは、■で示した制御はバス４にデータ
が出力されないので無意味であり、■に示した制御では
、バス４上でデータの衝突が生じてしまうために正しい
観測結果が得られない。

したがって、■及び■で示した制御では、有効なテスト
結果を得ることができないため、テストベクトルとして
使用できず、無駄なテスト発生時間が費やされることと
なる。

また、第３図に示したように、バス４に情報を出力する
マクロブロックが２つある場合には、上述したようにバ
ス制御回路２の４通りの制御がほぼ同程度になされるの
で、はぼ４回に２回しか有効なテストベクトルを得るこ
とができない。一般には、バスにｎ個のマクロブロック
が接続されている場合には、２″回にｎ回の割合でしか
有効なテストベクトルを発生させることができない。こ
のため、ｎの値がしばしば２桁に及ぶ最近の情報処理装
置では、テストベクトルの発生効率が著しく低下するこ
とになる。

このようなテストベクトルの発生効率の低下は、装置の
大規模化、複雑化にともなってバスに接続されるマクロ
ブロックの数が増すにつれて顕著となる。このため、十
分な試験を行なうためには、多くのテストベクトルを発
生させる必要があり、このためには膨大な時間が必要と
なる。

従来は、テストベクトルを作成する毎に、バス衝突の有
無についてのチエツクを行ない、バス衝突を発生させる
テストベクトルを排除し、バス衝突が発生しないテスト
ベクトルのみを選択して有効なテストベクトルの集合を
作成していた。しかしながら、このような方法にあって
は、有効なテストベクトルを作成するまでに、多くの無
効なテストベクトルをも作成してしまうため、多くの時
間と手間がかかり、テストベクトル作成効率の低下を招
くことになる。

（発明が解決しようとする課題） 以上説明したように、従来にあっては、有効なテストベ
クトルの発生効率が悪いため、十分な試験を行なうため
に、長大なテストベクトル発生時間が必要となる。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、テストベクトルの作成に労
力を費やすことなく、試験を効率良く容易に実施するこ
とが可能な情報処理装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、複数の機能要
素がそれぞれ対応する出力手段を介して共通の転送路に
接続され、命令を実行処理する状態及び機能を検査試験
する状態を有する情報処理装置であって、命令を実行処
理する状態にあって前記出力手段を択一的に選択して、
選択された前記出力手段に対応した前記機能要素の出力
を選択された前記出力手段を介して前記転送路に与える
第１の選択制御手段と、検査試験状態にあって前記出力
手段を択一的に選択して、選択された前記出力手段に対
応した前記機能要素の出力を選択された前記出力手段を
介して前記転送路に与える第２の選択制御手段とから構
成される。

（作用） 上記構成において、この発明は、検査試験時に、命令の
実行処理時とは異なる制御手段によって、機能要素の転
送路への出力を制御するようにしている。

（実施例） 以下、図面を用いてこの発明の詳細な説明する。

第１図は、この発明の一実施例に係わる情報処理装置に
おける要部構成を示す図であり、スキャンバス方式によ
りスキャンテストする際に主に機能する構成を示した図
である。第１図に示す実施例は、従来の構成に対し、ス
キャンバス法によるスキャン動作状態におけるテストデ
ータ転送後の１クロツクサイクルを通常動作状態とは異
なるテスト動作状態に設定し、そのテスト動作状態にお
けるバスへの出力を制御する構成を設け、通常動作状態
とテスト動作状態とでバスへの出力を制御する構成を変
えるようにしている。これら動作状態についてより詳細
に述べると、本発明では、情報処理装置は、従来の構成
における通常動作状態（外部からの命令を実行する情報
処理装置本来の動作状態）、スキャン動作状態（情報処
理装置内のスキャン動作可能なＦ／Ｆがスキャン動作す
る状！りという２種類の動作状態に加え、バスのバッフ
ァの制御が外部からスキャンバス法等により設定される
制御データに従ってなされる点のみが通常動作状態と異
なるテスト動作状態という第３の動作状態を有する、と
いうことになる。

なお、ここで、外部からの命令を処理する「通常動作」
と、スキャンテスト時に、スキャン動作後１サイクル実
行させる「通常動作」は、厳密には全く同じものではな
いことに注意しておく必要がある。後者は、一般にＣＡ
Ｔがテスト対象回路内の各接続ノードの縮退故障検出を
目的としてテストベクトルを発生する関係上、情報処理
装置本来の動作では使用されない入力、状態データの組
合せを含むこともあるため、前者のデータ集合より大き
なデータ集合を有する。ただし、動作状態としては、ど
ちらも全く同様に扱えるので、以下では、どちらも「通
常動作」として、特に区別はしないこととする。

第１図において、この実施例の情報処理装置は、第３図
に示した従来の構成に加えて、上記テスト動作状態時に
パスバッファ３ａ、３ｂを制御するスキャン動作可能な
フリップフロップ（以下「Ｆ／ＦＪと記述する）６ａ、
６ｂと、このＦ／Ｆ６ａ、６ｂあるいはバス制御回路２
におけるパスバッファ３ａ、３ｂの制御を切換えるセレ
クタ７ａ。

７ｂと、このセレクタ７ａ、７ｂの切換え動作を制御す
るＦ／Ｆ８とを主要な構成要素として備えている。

Ｆ／Ｆ６ａは、制御端子Ｔに与えられるテスト信号ＴＥ
ＳＴにしたがって、入力端子Ｓに与えられるスキャン人
力あるいはバス制御回路２の一方の出力である活性化信
号Ａをクロック信号に同期して取り込む。Ｆ　／　Ｆ　
６　ａは、テスト信号ＴＥＳＴがハイレベル状態（スキ
ャン動作状態）では、入力端子Ｓから与えられるスキャ
ン入力を取り込み、テスト信号ＴＥＳＴがロウレベル状
態（通常動作状態またはテスト動作状態）では、入力端
子りから与えられる活性化信号Ａを取り込む。Ｆ／Ｆ６
ａは、取り込んだ入力をクロック信号に同期して出力端
子ＱからＦ／Ｆ　６　ｂに与える。

Ｆ／Ｆ　６　ｂは、制御端子Ｔに与えられるテスト信号
ＴＥＳＴにしたがって、入力端子Ｓに与えられるＦ　／
　Ｆ　６　ａの出力あるいはバス制御回路２の他方の出
力である活性化信号Ｂをクロック信号に同期して取り込
む。Ｆ／Ｆ６ｂはテスト信号ＴＥＳＴがハイレベル状態
にあっては、入力端子Ｓに与えられるＦ　／　Ｆ　６　
ａの出力を取り込み、テスト信号ＴＥＳＴがロウレベル
状態にあっては、入力端子りに与えられる活性化信号Ｂ
を取り込む。Ｆ／Ｆ６ｂは、取り込んだ入力をクロック
信号に同期して出力端子Ｑからスキャン出力として出力
する。

以上Ｆ／Ｆ６ａ、６ｂの動作の説明からもわかるように
、テスト信号ＴＥＳＴは、スキャン可能なＦ／Ｆをスキ
ャン動作させるためのものである。

その他、後述するように、テスト信号ＴＥＳＴは、前述
のテスト動作状態を作りだすためのトリガ信号の役目も
果たしている。

なお、上記スキャン入力と、スキャン出力は、それぞれ
情報処理装置の入力、出力に接続されていても良いし、
また、それぞれ情報処理装置内の他のスキャン動作可能
な回路要素の出力、人力に接続されていても良い。また
、スキャンバスは必ずしも１本ではなく、複数本存在し
ても良い（この場合、スキャンデータ転送時間が短縮で
きるという利点がある。）このように、スキャンバス法
のためのスキャンパスの構成等については様々な実現方
法があるが、本実施例では、簡単のため、マクロブロッ
クｌａ、１ｂおよびバス制御回路２のテストのためにス
キャン可能となっているＦ／Ｆの総数をｍとしくＦ／Ｆ
６ｇ、６ｂおよびレジスタ５も含む）、これが１本のス
キャンバスを構成しているものとする。さらに、このス
キャンバスの入力側から第１．第２番目のＦ／Ｆはそれ
ぞれＦ／Ｆ６ａ、６ｂであるとしておく。

セレクタ７ａは、論理積（ＡＮＤ）ゲート９ａの出力あ
るいはバス制御回路２の出力である活性化信号Ａを、Ｆ
／Ｆ８の出力である選択信号ＳＥＬにしたがって選択し
て出力し、バスバッファ３ａの導通制御を行なう。セレ
クタ７ａは、選択信号ｓＥＬがロウレベル状態にあって
は活性化信号Ａを選択し、選択信号ＳＥＬがハイレベル
状態にあってはＡＮＤゲート９ａの出力を選択し、選択
した出力をバスバッフｙ３ａに与える。ＡＮＤゲート９
ａは、その一方の入力にＦ　／　Ｆ　６　ｇの出力が与
えられ、他方の入力にテスト信号ＴＥＳＴを入力とする
インバータ１０の出力が与えられている。

セレクタ７ｂは、ＡＮＤゲート９ｂの出力あるいはバス
制御回路２の出力である活性化信号Ｂを、選択信号ＳＥ
Ｌにしたがって選択して出力し、パスバッファ３ｂの導
通制御を行なう。セレクタ７ｂは、選択信号ＳＥＬがロ
ウレベル状態にあっては活性化信号Ｂを選択し、選択信
号ＳＥＬがハイレベル状態にあってはＡＮＤゲート９ｂ
の出力を選択し、選択した出力をパスバッファ３ａに与
える。ＡＮＤゲート９ｂは、その一方の入力にＦ／Ｆ６
ａの出力が与えられ、他方の入力にテスト信号を入力と
するインバータ１０の出力が与えられている。

Ｆ／Ｆ８は、その入力端子りに与えられる論理和（ＯＲ
）ゲート１１の出力をクロック信号に同期して取り込み
、出力端子Ｑから選択信号ＳＥＬとして出力する。Ｆ／
Ｆ８は、取り込んだ入力を入力端子Ｒに与えられるリセ
ット信号によってロウレベル状態とする。また、Ｆ／Ｆ
８の出力（選択信号５ＥＬ）は、テスト信号ＴＥＳＴが
一部１サイクル以上ハイレベル状態になった後は、リセ
ット信号が与えられない限り、常にノ１イレベル状態に
なるように回路構成がなされている。

以上説明したように、この発明の一実施例は構成されて
おり、次にこの実施例の作用を説明する。

まずはじめに、通常動作状態における動作について説明
する。

通常動作状態は、外部から与えられるリセット信号が情
報処理装置内の必要な部分を初期化した後、可能となる
が、このリセット信号によりＦ／Ｆ８も初期化され、そ
の出力はロウレベル状態となる。これにより、バス制御
回路２から出力される活性化信号Ａ、Ｂが、対応するセ
レクタ７ａ。

７ｂによって選択され、対応するバスバ１．ファ３ａ、
３ｂに与えられる。活性化信号Ａ、Ｂは、バス制御回路
２からパスバッファ３ａ、３ｂのうちいずれか一方のみ
を導通状態とするように出力されるので、マクロブロッ
クｌａ、ｌｂのうちいずれか一方のマクロブロックの出
力が導通状態のパスバッファを介してバス４に出力され
る。

次に、ＣＡＴにより生成されたテストベクトルを用いて
スキャンバス方式によりマクロブロックｌａ、ｌｂ及び
バス制御回路２をテストする場合について、第２図に示
すタイミングチャートを用いて説明する。

テストは、以下に示す３つのステージを経て行なわれる
が、その説明に入る前に、ＣＡＴから発生されるテスト
ベクトルの取扱いについて述べておく。ＣＡＴからテス
トベクトルを発生させた際に、通常動作状態でバス衝突
またはバスハイインピーダンスが生じるようなテストベ
クトルが発生した場合には、外部からバス制御可能なテ
スト動作状態を利用し、テストベクトルを第１回目用と
第２回目用とに分け、第１回目ではテスト動作状態にお
いてパスバッファ３ａのみを導通状態としてマクロブロ
ック１ａの出力のみをバス４に出力し、第２回目ではテ
スト動作状態においてパスバッファ３ｂのみを導通状態
としてマクロブロック１ｂの出力のみをバス４に出力す
るようにして行なわれる。こうして、従来ではバス衝突
、パスハイインピーダンスとして除外する必要のあった
テストベクトルも、本発明に伴うテスト動作状態の活用
により、有効なテストベクトルとして利用し、故障検出
率の向上に寄与させることができることとなる。

まず、第１ステージは、ｍ個のスキャン可能なＦ／Ｆに
より構成されるスキャンバスにテストベクトルの設定を
行なうステージ（スキャン動作状態）である。

第１ステージにおいて、第２図に示すように第１サイク
ルでテスト信号ＴＥＳＴをロウレベル状態からハイレベ
ル状態にする。これにより、第２サイクルにおいては、
Ｆ／Ｆ８の出力である選択信号ＳＥＬがハイレベル状態
となり、また、装置は第２サイクルからスキャン動作状
態となる。そして、第２サイクルから第（ｍ　＋　２　
）サイクルにおいて、第２図には示されていないが、マ
クロブロックｌａ、ｌｂ及びバス制御回路２内に備えら
れたスキャン可能なＦ／Ｆにテストベクトルがスキャン
バスを介して設定される。

第２サイクルから第ｍサイクルにかけては、選択信号Ｓ
ＥＬがハイレベル状態にあるので、ＡＮＤゲート９ａ、
９ｂの出力が対応するセレクタ７ａ、７ｂによって選択
される。それぞれのＡＮＤゲート９ａ、９ｂの一方の入
力には、ハイレベル状態のテスト信号ＴＥＳＴをインバ
ータ１０によって反転したロウレベル状態の信号が与え
られているため、それぞれのＡＮＤゲー）９ａ、９ｂの
出力はロウレベル状態にある。このため、バスバッファ
３ａ、３ｂの制御入力にはロウレベル状態の信号が与え
られる。これにより、両パスバッファ３ａ、３ｂの出力
はハイインピーダンス状態となり、両マクロブロックｌ
ａ、ｌｂの出力はいずれもバス４に出力されず、マクロ
ブロックｌａ。

１ｂ及びバス制御回路２におけるスキャン動作中のバス
衝突を防止している。ただし、こうした場合、バス４に
対し積極的にデータを出力するマクロブロックが存在し
ないため、そのままではバス４の電位が不安定になる。

例えばＣＭＯＳ回路の場合、バスが中間電位になると、
バスをゲート入力とするトランジスタに貫通電流が流れ
る、といった不都合が生じやすい。そこでこうした不都
合を避けるため、実際の場合は、バスを電源にクランプ
するための小さなトランジスタ（ノーマリ・オン状態に
して使用）をバスに付加する、といったことを行なって
いる。

次に、第（ｍ＋１）サイクルにおいて、テスト信号ＴＥ
ＳＴはハイレベル状態にあるので、スキャン入力が入力
端子ＳからＦ　／　Ｆ　６　ａに取り込まれる。ここで
、第（ｍ＋　ｌ　）サイクルにおける開始時のスキャン
入力をロウレベル状態に設定すると、ロウレベル状態の
スキャン入力がＦ　／　Ｆ　６　ａに取り込まれ、Ｆ　
／　Ｆ　６　ａの出力がロウレベル状態となる。

次に、第（ｍ＋２）サイクルにおいて、Ｆ／Ｆ６ａに取
り込まれたロウレベル状態のスキャン人力はＦ／Ｆ６ｂ
の入力端子Ｓを介してＦ／Ｆ　６　ｂに取り込まれて保
持される。一方、第（ｍ＋２）サイクルにおける開始時
のスキャン入力を第２図に示すようにハイレベル状態に
設定すると、ハイレベル状態のスキャン入力がＦ　／　
Ｆ　６　ａに取り込まれて保持される。その後、テスト
信号ＴＥＳＴがハイレベル状態からロウレベル状態とな
り、第１ステージからテストを実行する第２ステージ（
テスト動作状態）に移行する。

第２ステージにおける第（ｍ＋２）サイクルにあって、
テスト信号ＴＥＳＴがロウレベル状態になると、インバ
ータ１０の出力がハイレベル状態となり、ＡＮＤゲート
９ａ、９ｂの一方の人力がハイレベル状態となる。この
時に、それぞれＡＮＤゲート９ａ、９ｂの他方の入力で
あるＦ／Ｆ　６ａ、５ｂの出力がそれぞれハイレベル状
態、ロウレベル状態にあるので、ＡＮＤゲート９ａ、９
ｂの出力はそれぞれハイレベル状態、ロウレベル状態と
なる。

また、テスト信号ＴＥＳＴがロウレベル状態となっても
、選択信号ＳＥＬはハイレベル状態を保持するため、セ
レクタ７ａ、７ｂはそれぞれＡＮＤゲート９ａ、９ｂの
出力を選択する状態（テスト動作状態）にある。これに
より、パスバッファ３ａが導通状態、バスバ・ソファ３
ｂが非導通状態となり、第２図に示すように第（ｍ＋３
）サイクルにおいて、マクロブロック１ａの出力データ
カくバスバッフｙ３ａを介してノくス４に出力される。

バス４に出力されたマクロブロックの出力データはレジ
スタ５に取り込まれて保持される。

次に、テスト信号ＴＥＳＴをロウレベル状態からハイレ
ベル状態にすることにより、第２ステージからテスト結
果を観測する第３ステージ（スキャン動作状態）に移行
する。第３ステージでは、第２ステージにおけける１サ
イクルのテスト動作状態での動作の結果として第（ｍ＋
３）サイクルにおけける開始時に、スキャンノくス上の
Ｆ／Ｆに取り込まれて保持されているテスト結果データ
（特に、マクロブロック１ａの出力は／くス４を介して
レジスタ５に格納され、バス制御回路２の出力はＦ／Ｆ
６ａ、６ｂに格納される）が、スキャンバスを介して装
置の外部にスキャン出力されてテスト結果が観測される
。

なお、第３ステージにおいてテスト結果データを読出す
一方、外部から次のテストベクトルをスキャン入力して
いくことが可能であるため、通常のスキャンテストでは
、各テストベクトルによるテストの第３ステージを、次
のテストベクトルによるテストの第１ステージとオーバ
ーラツプさせ、テスト時間を短縮するようにしている。

同様にして、マクロブロック１ｂの出力データのみをバ
スバッファ３ｂを介してバス４に出力しようとする場合
には、スキャン入力をｍサイクルでハイレベル状態、（
ｍ＋１）サイクルでロウレベル状態にして、（ｍ＋２）
サイクルでＦ／Ｆ　６ｇ、６ｂの出力をそれぞれロウレ
ベル状態、ハイレベル状態に設定するようにすればよい
。

このように、上記実施例では、バス制御回路２の出力で
ある活性化信号Ａ、活性化信号Ｂの論理値にかかわらず
、スキャン入力により設定されるＦ／Ｆ６ａ、６ｂの出
力によりマクロブロック１ａ、ｌｂの出力データを、バ
ス衝突を起こさせることなく観測することが可能となる
。このため、ＣＡＴにより発生されたすべてのテストベ
クトルを有効に利用することができる。この時、ＣＡＴ
によるテストベクトルの発生の際、Ｆ　／　Ｆ　６　ａ
　。

６ｂの出力の排他的論理和か／％イレベルとなるような
付帯条件を付けてテストベクトルを発生させるようにす
れば、有効なテストベクトル発生の効率化がはかられ、
望ましい。

最後に、本実施例でのスキャンテストに関して若干注意
すべきことについて述べておく。本実施例では、最初の
テストベクトルをスキャン入力するためにテスト信号Ｔ
ＥＳＴをロウレベル状態からハイレベル状態にすると、
Ｆ／Ｆ８の出力（選択信号５ＥＬ）はハイレベル状態と
なり、リセット信号を与えられない限りハイレベル状態
を保持する構成となっている。このため、テストは、つ
ねにＦ／Ｆ６ａ、６ｂがパスバッファ３ａ、３ｂを制御
するテスト動作状態で行なわれることとなり、バス制御
回路２の出力がパスバッファ３ａ。

３ｂを制御する論理バスのテストは実施されないことに
なる。しかし、この論理バスは、一般に通常動作を利用
した試験においても容易に試験できるため、特に不都合
を生じることはない。ただし、バスに接続されるマクロ
ブロックの数が著しく多く、かつバス制御が極めて複雑
で、上記論理バスを確実にテストしたい場合は、テスト
信号ＴＥＳＴと選択信号ＳＥＬが独立に外部から制御可
能な構成とする必要がある。しかしながら、こうした変
更も、本発明の範囲に含まれる。

なお、この発明は、上記実施例に限ることはなく、例え
ばバスに接続されるマクロブロックの個数に制約を受け
ることはない。２個以上のマクロブロックがバスにパス
バッファを介して接続されている場合には、マクロブロ
ックに対応して設けられスキャン入力により出力が設定
されるＦ／Ｆのいずれか１つの出力のみがハイレベル状
態となるような付帯条件を設定して、テストベクトルを
発生させるようにすればよい。また、バスが複数であっ
ても何ら問題とはならない。

また、上記実施例では、マクロブロックの出力データを
レジスタ５に保持し、保持した出力データをスキャンバ
ス方式により外部に出力して観測するようにしているか
、出力データを適当な出力端子を介して直ちに外部に出
力して観測するようにしても良い。また、上記実施例で
はＦ　／　Ｆ　６　ａ　。

６ｂはスキャンバス方式によりデータ設定、観測するよ
うにしているが、これらも１サイクルでデータ設定、読
出し可能となるようにしても良い。

［発明の効果］ 以上説明したように、この発明によれば、検査試験時に
、命令の実行処理時とは異なる制御手段によって、機能
要素の転送路への出力を制御するようにしたので、バス
衝突を発生させるようなテストベクトルでもバス衝突を
発生させることなく検査試験を実行することが可能とな
る。

これにより、テストベクトルの作成に労力を費やすこと
なく、効率の良い検査試験を容易に実施することが可能
な情報処理装置を提供することができるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる情報処理装置の要
部構成を示す図、 第２図は第１図に示す装置のタイミングチャド図、 第３図は従来の情報処理装置の要部構成を示すブロック
図である。 ｌａ、ｌｂ・・・マクロブロック ２・・・バス制御回路 ３ａ、３ｂ・・・バスバッファ ４・・・バス ５・・・レジスタ ６ａ、６ｂ、８・・・フリップフロップ７ａ、７ｂ・・
・セレクタ

Claims (2)

【特許請求の範囲】
1. （１）複数の機能要素がそれぞれ対応する出力手段を介
   して共通の転送路に接続され、命令を実行処理する状態
   及び機能を検査試験する状態を有する情報処理装置であ
   って、 命令を実行処理する状態にあって前記出力手段を択一的
   に選択して、選択された前記出力手段に対応した前記機
   能要素の出力を選択された前記出力手段を介して前記転
   送路に与える第１の選択制御手段と、 検査試験状態にあって前記出力手段を択一的に選択して
   、選択された前記出力手段に対応した前記機能要素の出
   力を選択された前記出力手段を介して前記転送路に与え
   る第２の選択制御手段とを有することを特徴とする情報
   処理装置。
2. （２）前記第２の選択制御手段は、検査試験状態にあっ
   て前記第１の選択制御手段の出力を取り込み保持し、保
   持した前記出力を読出すことを特徴とする請求項１記載
   の情報処理装置。