CN117420412A - 集成电路扫描测试系统及设备 - Google Patents

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CN117420412A CN202210810617.4A CN202210810617A CN117420412A CN 117420412 A CN117420412 A CN 117420412A CN 202210810617 A CN202210810617 A CN 202210810617A CN 117420412 A CN117420412 A CN 117420412A
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杨文彬
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Abstract

本申请涉及一种集成电路扫描测试系统及设备。集成电路扫描测试系统包括：第一扫描链，包括至少一个扫描子链，各扫描子链包括多个串联的扫描寄存器；第二扫描链，包括多个级联设置的控制寄存器；多个第三扫描链，各第三扫描链为第二扫描链的复制扫描链，各第三扫描链包括多个级联设置的控制寄存器；测试选通电路，用于确定目标测试扫描链，其中，目标测试扫描链为第二扫描链、各第三扫描链中的一个；控制电路，包括多个表决电路，用于保持扫描模式控制信号不变；扫描模式控制模块，用于接收扫描模式控制信号，并根据扫描模式控制信号和目标测试扫描链生成使能控制信号。采用本申请能够提高集成电路的扫描测试覆盖率。

Description

集成电路扫描测试系统及设备
技术领域
本申请涉及集成电路技术领域，特别是涉及一种集成电路扫描测试系统及设备。
背景技术
随着集成电路的制程越来越小，对集成电路的测试也越来越困难，因此出现了可测试性设计(Design for Testing，DFT)技术，DFT技术是指将一些特殊结构在设计阶段植入集成电路，以便在设计完成后对集成电路进行扫描测试(scan)。传统技术中，通常将集成电路内部的寄存器串成扫描链(scan chain)，通过扫描使能(scan enable)控制扫描链进入扫描模式，并通过对扫描链输入测试数据并输出测试结果，从而完成对扫描链的扫描测试。然而，在进行扫描测试时集成电路中需要设计一部分用于对扫描模式进行控制的扫描电路，而这部分扫描电路无法在扫描测试中被覆盖到，存在集成电路的扫描测试覆盖率较低的问题。
发明内容
基于此，有必要针对上述技术问题，提供一种能够提高集成电路的扫描测试覆盖率的集成电路扫描测试系统及设备。
第一方面，本申请提供了一种集成电路扫描测试系统。所述集成电路扫描测试系统包括：
第一扫描链，包括至少一个扫描子链，各所述扫描子链包括多个串联的扫描寄存器；
第二扫描链，包括多个级联设置的控制寄存器；
多个第三扫描链，各所述第三扫描链为所述第二扫描链的复制扫描链，各所述第三扫描链包括多个级联设置的所述控制寄存器；
测试选通电路，分别与所述第二扫描链、各所述第三扫描链连接，用于确定目标测试扫描链，其中，所述目标测试扫描链为所述第二扫描链、各所述第三扫描链中的一个；
控制电路，包括多个表决电路，各所述表决电路的输入端分别与所述第二扫描链、各所述第三扫描链中同级设置的各所述控制寄存器的输出端连接，所述控制电路用于保持扫描模式控制信号不变；
扫描模式控制模块，分别与所述控制电路、所述测试选通电路、所述第一扫描链、所述第二扫描链以及各所述第三扫描链连接，用于接收所述扫描模式控制信号，并根据所述扫描模式控制信号和所述目标测试扫描链生成使能控制信号。
在其中一个实施例中，所述第三扫描链的数量为偶数。
在其中一个实施例中，所述第三扫描链的数量为两个，其中，所述表决电路包括：第一与门、第二与门、第三与门和或门，其中，所述第一与门的两个输入端分别与第一控制寄存器组连接，所述第二与门的输入端分别与所述第二控制寄存器组连接，第三与门的输出端分别与第三控制寄存器组连接；其中，所述第一控制寄存器组、所述第二控制寄存器组和所述第三控制寄存器组分别包括两个不同扫描链中的所述控制寄存器，且各寄存器组中包括所述控制寄存器不完全相同；
所述或门的输入端分别与各所述与门的输出端相连接；所述或门的输出端与所述扫描模式控制模块连接，用于输出所述扫描模式控制信号。
在其中一个实施例中，所述测试选通电路被配置多种测试向量，所述测试向量用于确定所述目标测试扫描链。
在其中一个实施例中，所述测试选通电路包括：
选通开关，分别与所述第二扫描链的输出端、各所述第三扫描链的输出端连接；
切换寄存器，分别与所述扫描模式控制模块、所述选通开关连接，所述切换寄存器配置有多个测试向量，所述切换寄存器用于根据当前配置的测试向量确定所述目标测试扫描链，并控制所述选通开关导通所述目标测试扫描链的测试通路。
在其中一个实施例中，所述第三扫描链的数量为两个，所述切换寄存器配置有第一测试向量、第二测试向量和第三测试向量，其中，
所述切换寄存器用于根据所述第一测试向量，确定所述第二扫描链为所述目标测试扫描链；
所述切换寄存器用于根据所述第二测试向量，确定两个所述第三扫描链中的一个为所述目标测试扫描链；
所述切换寄存器用于根据所述第三测试向量，确定两个所述第三扫描链中的另一个为所述目标测试扫描链。
在其中一个实施例中，所述扫描模式控制模块还用于根据所述扫描模式控制信号和所述切换寄存器当前配置的所述测试向量生成所述使能控制信号。
在其中一个实施例中，所述扫描模式控制模块还用于根据所述扫描模式控制信号生成时钟控制信号，并将所述时钟控制信号输出至所述第一扫描链、所述第二扫描链和各所述第三扫描链。
在其中一个实施例中，所述集成电路扫描测试系统还包括：
测试输入模块，用于向所述第一扫描链、所述第二扫描链和各所述第三扫描链输入测试数据；
测试输出模块，分别与所述第一扫描链、所述选通开关连接，用于输出所述第一扫描链和所述目标测试扫描链的测试结果。
上述集成电路扫描测试系统，包括：第一扫描链、第二扫描链、多个第三扫描链、测试选通电路、控制电路和扫描模式控制模块。通过将第二扫描链和多个第三扫描链的各控制寄存器的输出端与控制电路的各表决电路的输入端连接，并通过控制电路保持扫描模式控制信号不变，同时可以通过测试选通电路确定目标测试扫描链，从而通过扫描模式控制模块根据扫描模式控制信号和目标测试扫描链生成使能控制信号使第一扫描链和目标测试扫描链进入扫描模式，并能够通过扫描模式控制信号对第一扫描链和目标测试扫描链逐一进行扫描测试，从而能够使扫描模式的扫描电路在扫描测试中被覆盖到，从而能够提高集成电路的扫描测试覆盖率。
第二方面，本申请还提供了一种集成电路扫描测试设备。所述集成电路扫描测试设备包括如上述任一项实施例所述的集成电路扫描测试系统。
上述集成电路扫描测试设备，包括如上述任一项实施例所述的集成电路扫描测试系统。由于本申请的集成电路扫描测试系统能够使扫描模式的扫描电路在扫描测试中被覆盖到，从而能够提高集成电路的扫描测试覆盖率。
附图说明
图1为一个实施例中集成电路扫描测试系统的结构示意图；
图2为一个实施例中集成电路扫描测试系统中的控制电路的结构示意图；
图3为另一个实施例中集成电路扫描测试系统的结构示意图；
图4为另一个实施例中集成电路扫描测试系统的结构示意图；
图5为另一个实施例中集成电路扫描测试系统的结构示意图。
附图标记说明：
10-第一扫描链，101-扫描寄存器，20-第二扫描链，201-控制寄存器，30-第三扫描链，40-测试选通电路，401-选通开关，402-切换寄存器，50-控制电路，51-表决电路，501-第一与门，502-第二与门，503-第三与门，504-或门，60-扫描模式控制模块，70-测试输入模块，80-测试输出模块。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在一个实施例中，如图1所示，集成电路扫描测试系统包括：第一扫描链10、第二扫描链20、多个第三扫描链30、测试选通电路40、控制电路50和扫描模式控制模块60。
其中，第一扫描链10包括至少一个扫描子链，各扫描子链包括多个串联的扫描寄存器101。其中，第一扫描链10为集成电路中所有待测试的寄存器串成的扫描链。
需要说明的是，为了方便说明，图中仅示出了第一扫描链10包括一条扫描子链，实际上，第一扫描链10所包括的扫描子链通常可以为几百到几千条，本实施例在此不做限制。
第二扫描链20包括多个级联设置的控制寄存器201。各第三扫描链30为第二扫描链20的复制扫描链，第二扫描链20为扫描模式的扫描电路中的控制寄存器201串成的扫描链。各第三扫描链30包括多个级联设置的控制寄存器201。也就是说，各第三扫描链30也为扫描模式的控制电路中的控制寄存器201串成的扫描链。
可选的，第一扫描链10、第二扫描链20以及各第三扫描链30可以包括多个输入端，例如扫描测试(Scan_In，SI)输入端、时钟(Clock，CLK)输入端、扫描使能(Scan_Enable，SE)输入端等等，通过选择不同的端口从而可以为各扫描链输入不同的信号，本实施例在此不做限制。
测试选通电路40分别与第二扫描链20、各第三扫描链30连接，用于确定目标测试扫描链，其中，目标测试扫描链为第二扫描链20、各第三扫描链30中的一个。
控制电路50包括多个表决电路51，各表决电路51的输入端分别与第二扫描链20、各第三扫描链30中同级设置的各控制寄存器201的输出端连接，控制电路50用于保持扫描模式控制信号不变。扫描模式控制模块60，分别与控制电路50、测试选通电路40、第一扫描链10、第二扫描链20以及各第三扫描链30连接，用于接收扫描模式控制信号，并根据扫描模式控制信号和目标测试扫描链生成使能控制信号。
其中，扫描模式控制信号是指集成电路处于扫描测试模式时，为了实现对第一扫描链10以及目标测试扫描链进行扫描测试所需要使用到的信号。扫描模式控制信号可以由第二扫描链20包括的所有控制寄存器201的输出值构成，也可以由各第三扫描链30包括的所有控制寄存器201的输出值构成。
由于第二扫描链20以及各第三扫描链30中同级设置的各控制寄存器201的输出端与控制电路50包括的各表决电路51的输入端连接，控制电路50从而能够利用多个表决电路51的多数表决功能使第二扫描链20以及各第三扫描链30输出的扫描模式控制信号保持不变。例如，若第二扫描链20的某个控制寄存器201的输出值为1，则各第三扫描链30中同级设置的各控制寄存器201的输出值为1，则经过表决电路51的多数表决后，表决电路51的输出值为1；若假设此时第二扫描链20出现了故障，其控制寄存器201的输出值为0，此时各第三扫描链30中同级设置的各控制寄存器201的输出值仍为1，则此时对应的表决电路51的输出值仍能够保持为1不变。
当扫描链进入扫描模式后，其对应的寄存器的输出值会随机发生变化，例如，假设测试选通电路40确定目标测试扫描链为第二扫描链20，则此时第一扫描链10及第二扫描链20会进入扫描模式，各第三扫描链30会处于正常模式，即第二扫描链20包括的控制寄存器201的输出值会随机发生变化，而各第三扫描链30包括的控制寄存器201的输出值不会发生变化，从而通过控制电路50可以保持扫描模式控制信号保持不变。可以理解的是，这是由于第二扫描链20与各第三扫描链30包括的控制寄存器201的输出端连接至各表决电路51的输入端，从而无论第二扫描链20的控制寄存器201的输出值如何变化，在各第三扫描链30的控制寄存器201的输出值保持不变的情况下，由于控制电路50包括的各表决电路51的多数表决功能，各表决电路51的输出值也将保持为与各第三扫描链30的控制寄存器201的输出值一致，即本申请还能够通过控制电路50保持扫描模式控制信号不变。
另外，扫描模式控制模块60生成的使能控制信号可以用于控制第一扫描链10、第二扫描链20以及各第三扫描链30的扫描使能是否有效。其中，扫描使能有效时，扫描链进入扫描模式；扫描使能无效时，扫描链处于正常模式。示例性地，当测试选通确定目标测试扫描链为第二扫描链20时，扫描模式控制模块60生成的使能控制信号能够控制第一扫描链10和第二扫描链20的扫描使能有效，并控制各第三扫描链30的扫描使能无效，从而使得第一扫描链10和第二扫描链20处于扫描模式，各第三扫描链30处于正常模式，进而能够对第一扫描链10和第二扫描链20进行扫描测试。当然，可以利用上述方式逐一对第一扫描链10、第二扫描链20以及第三扫描链30进行扫描测试，从而第二扫描链20以及各第三扫描链30能够在扫描测试中被覆盖到，从而能够提高集成电路的扫描测试覆盖率。
可选的，扫描模式控制模块60可以与第一扫描链10、第二扫描链20以及各第三扫描链30的SE输入端连接，从而通过SE输入端向各扫描链输入扫描使能信号。
传统技术中，通常只设有一条第二扫描链20输出扫描模式控制信号对第一扫描链10进行扫描测试，而此第二扫描链20输出的扫描模式控制信号无法对第二扫描链20本身进行扫描测试，因而第二扫描链20本身无法在扫描测试中被覆盖到。而本申请通过将第二扫描链20和多个第三扫描链30的各控制寄存器201的输出端与控制电路50的各表决电路51的输入端连接，并通过控制电路50保持扫描模式控制信号不变，同时可以通过测试选通电路40确定目标测试扫描链，从而通过扫描模式控制模块60根据扫描模式控制信号和目标测试扫描链生成使能控制信号使第一扫描链10和目标测试扫描链进入扫描模式，并能够通过扫描模式控制信号对第一扫描链10和目标测试扫描链逐一进行扫描测试，从而能够使扫描模式的扫描电路在扫描测试中被覆盖到，从而能够提高集成电路的扫描测试覆盖率。
在一个实施例中，第三扫描链30的数量为偶数。可以理解的是，第三扫描链30至少为两个，从而能够保证控制电路50的多数表决功能，从而能够通过控制电路50保持扫描模式控制信号不变。
在一个实施例中，第三扫描链30的数量为两个，其中，如图2所示，表决电路51包括：第一与门501、第二与门502、第三与门503和或门504。
第一与门501的两个输入端分别与第一控制寄存器201组连接，第二与门502的输入端分别与第二控制寄存器201组连接，第三与门503的输出端分别与第三控制寄存器201组连接。
其中，与门是指只要有一个输入值不为1时，与门输出值就为0，只有当所有输入值都为1时，与门输出值才为1。
第一控制寄存器201组、第二控制寄存器201组和第三控制寄存器201组分别包括两个不同扫描链中的控制寄存器201，且各寄存器组中包括控制寄存器201不完全相同。
其中，第一控制寄存器组、第二控制寄存器组和第三控制寄存器组包括的控制寄存器201均为第二扫描链20和两个第三扫描链30包括的控制寄存器201。示例性地，若第一控制寄存器组包括第二扫描链20和一个第三扫描链30中的控制寄存器201，第二控制寄存器201组包括第二扫描链20和另一个第三扫描链30中的控制寄存器201，则此时第三控制寄存器201组包括两个第三扫描链30中的控制寄存器201。当然，各控制寄存器201组包括的控制寄存器201也可以根据实际情况互换，只需保证各控制寄存器201组分别包括两个不同扫描链中的控制寄存器201，且各寄存器组中包括控制寄存器201不完全相同即可，本实施例在此不做限制。
或门504的输入端分别与各与门的输出端相连接；或门504的输出端与扫描模式控制模块60连接，用于输出扫描模式控制信号。
其中，或门是指当只要有一个输入值为1时，或门输出值就为1，只有当所有输入值都为0时，或门的输出值才为0。
需要说明的是，图2中一个虚线框中的三个控制寄存器201表示第二扫描链20和两个第三扫描链30中同级设置的控制寄存器201。
可以理解的是，采用如图2所示的表决电路51的结构能够通过多数表决保持扫描模式控制信号不变。示例性地，若第二扫描链20的某控制寄存器的输出值为1，则此时两个第三扫描链30对应同级设置的控制寄存器的输出值也为1，若此时第二扫描链20进入了扫描模式，两个第三扫描链30并未进入扫描模式，则第二扫描链20中的此控制寄存器的输出值开始随机变化，而此时两个第三扫描链30对应同级设置的控制寄存器的输出值将保持为1不变，从而由于两个第三扫描链30中各控制寄存器的输出值保持不变，从而控制电路50输出的扫描模式控制信号也能够保持不变。
在一个实施例中，测试选通电路40被配置多种测试向量，测试向量用于确定目标测试扫描链。
其中，测试向量可以根据第二扫描链20以及各第三扫描链30的数量确定，例如，若有一个第二扫描链20和两个第三扫描链30，则测试向量可以为0、1、2，测试向量为0时可以确定第二扫描链20为目标测试扫描链，测试向量为1可以确定其中一条第三扫描链30为目标测试扫描链，测试向量为2可以确定另一条第三扫描链30为目标测试扫描链。当然，测试向量与目标测试扫描链之间还可以有其他的对应方式，本实施例在此不做限制。
在一个实施例中，如图3所示，测试选通电路40包括：选通开关401和切换寄存器402。
选通开关401分别与第二扫描链20的输出端、各第三扫描链30的输出端连接。
切换寄存器402分别与扫描模式控制模块60、选通开关401连接，切换寄存器402配置有多个测试向量，切换寄存器402用于根据当前配置的测试向量确定目标测试扫描链，并控制选通开关401导通目标测试扫描链的测试通路。
其中，切换寄存器402的位数可以根据测试向量来确定，例如，测试向量为0、1、2时，切换寄存器402的位数可以为2Bit。
在一个实施例中，第三扫描链30的数量为两个，切换寄存器402配置有第一测试向量、第二测试向量和第三测试向量。其中，第一测试向量可以为0；第二测试向量可以为1；第三测试向量可以为2。当然，各测试向量的值还可以根据实际情况发生变化，本实施例在此不做限制。
可选的，切换寄存器402用于根据第一测试向量，确定第二扫描链20为目标测试扫描链；切换寄存器402用于根据第二测试向量，确定两个第三扫描链30中的一个为目标测试扫描链；切换寄存器402用于根据第三测试向量，确定两个第三扫描链30中的另一个为目标测试扫描链。
在一个实施例中，扫描模式控制模块60还用于根据扫描模式控制信号和切换寄存器402当前配置的测试向量生成使能控制信号。
示例性地，若切换寄存器402当前配置的测试向量为第一测试向量，则扫描模式控制模块60确定第二扫描链20为目标测试扫描链，则扫描模式控制模块60可以通过使能控制信号控制第一扫描链10及第二扫描链20的扫描使能有效，并控制两个第三扫描链30的扫描使能无效，从而使第一扫描链10及第二扫描链20进入扫描模式，并使两个第三扫描链30处于正常模式。另外，切换寄存器402当前配置的测试向量为第二测试向量以及第三测试向量的情况可以以此类推，本实施例在此不再赘述。
在一个实施例中，如图4所示，扫描模式控制模块60还用于根据扫描模式控制信号生成时钟控制信号，并将时钟控制信号输出至第一扫描链10、第二扫描链20和各第三扫描链30。
可选的，扫描模式控制模块60还可以与第一扫描链10、第二扫描链20和各第三扫描链30的CLK输入端连接，从而将时钟控制信号输出至第一扫描链10、第二扫描链20和各第三扫描链30。
在一个实施例中，如图5所示，集成电路扫描测试系统还包括：测试输入模块70和测试输出模块80。
测试输入模块70用于向第一扫描链10、第二扫描链20和各第三扫描链30输入测试数据。测试输出模块80分别与第一扫描链10、选通开关401连接，用于输出第一扫描链10和目标测试扫描链的测试结果。
其中，测试输入模块70可以为嵌入式确定性测试(Embedded DeterministicTest，EDT)输入模块，测试输出模块80可以为EDT输出模块。
可选的，测试输入模块70可以与第一扫描链10、第二扫描链20和各第三扫描链30的SI输入端连接，从而将测试数据同时输入第一扫描链10、第二扫描链20和各第三扫描链30。
在一个实施例中，还提供了一种集成电路扫描测试设备，集成电路扫描测试设备包括如上述任一项实施例的集成电路扫描测试系统。
本实施例提供的集成电路扫描测试设备，其结构和技术原理与上述集成电路扫描测试系统的实施例类似，在此不再赘述。
上述集成电路扫描测试设备，包括如上述任一项实施例所述的集成电路扫描测试系统。由于本申请的集成电路扫描测试系统能够使扫描模式的扫描电路在扫描测试中被覆盖到，从而能够提高集成电路的扫描测试覆盖率。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种集成电路扫描测试系统，其特征在于，所述集成电路扫描测试系统包括：
第一扫描链，包括至少一个扫描子链，各所述扫描子链包括多个串联的扫描寄存器；
第二扫描链，包括多个级联设置的控制寄存器；
多个第三扫描链，各所述第三扫描链为所述第二扫描链的复制扫描链，各所述第三扫描链包括多个级联设置的所述控制寄存器；
测试选通电路，分别与所述第二扫描链、各所述第三扫描链连接，用于确定目标测试扫描链，其中，所述目标测试扫描链为所述第二扫描链、各所述第三扫描链中的一个；
控制电路，包括多个表决电路，各所述表决电路的输入端分别与所述第二扫描链、各所述第三扫描链中同级设置的各所述控制寄存器的输出端连接，所述控制电路用于保持扫描模式控制信号不变；
扫描模式控制模块，分别与所述控制电路、所述测试选通电路、所述第一扫描链、所述第二扫描链以及各所述第三扫描链连接，用于接收所述扫描模式控制信号，并根据所述扫描模式控制信号和所述目标测试扫描链生成使能控制信号。
2.根据权利要求1所述的集成电路扫描测试系统，其特征在于，所述第三扫描链的数量为偶数。
3.根据权利要求2所述的集成电路扫描测试系统，其特征在于，所述第三扫描链的数量为两个，其中，所述表决电路包括：第一与门、第二与门、第三与门和或门，其中，所述第一与门的两个输入端分别与第一控制寄存器组连接，所述第二与门的输入端分别与所述第二控制寄存器组连接，第三与门的输出端分别与第三控制寄存器组连接；其中，所述第一控制寄存器组、所述第二控制寄存器组和所述第三控制寄存器组分别包括两个不同扫描链中的所述控制寄存器，且各寄存器组中包括所述控制寄存器不完全相同；
所述或门的输入端分别与各所述与门的输出端相连接；所述或门的输出端与所述扫描模式控制模块连接，用于输出所述扫描模式控制信号。
4.根据权利要求1所述的集成电路扫描测试系统，其特征在于，所述测试选通电路被配置多种测试向量，所述测试向量用于确定所述目标测试扫描链。
5.根据权利要求4所述的集成电路扫描测试系统，其特征在于，所述测试选通电路包括：
选通开关，分别与所述第二扫描链的输出端、各所述第三扫描链的输出端连接；
切换寄存器，分别与所述扫描模式控制模块、所述选通开关连接，所述切换寄存器配置有多个测试向量，所述切换寄存器用于根据当前配置的测试向量确定所述目标测试扫描链，并控制所述选通开关导通所述目标测试扫描链的测试通路。
6.根据权利要求5所述的集成电路扫描测试系统，其特征在于，所述第三扫描链的数量为两个，所述切换寄存器配置有第一测试向量、第二测试向量和第三测试向量，其中，
所述切换寄存器用于根据所述第一测试向量，确定所述第二扫描链为所述目标测试扫描链；
所述切换寄存器用于根据所述第二测试向量，确定两个所述第三扫描链中的一个为所述目标测试扫描链；
所述切换寄存器用于根据所述第三测试向量，确定两个所述第三扫描链中的另一个为所述目标测试扫描链。
7.根据权利要求1所述的集成电路扫描测试系统，其特征在于，所述扫描模式控制模块还用于根据所述扫描模式控制信号和所述切换寄存器当前配置的所述测试向量生成所述使能控制信号。
8.根据权利要求1所述的集成电路扫描测试系统，其特征在于，所述扫描模式控制模块还用于根据所述扫描模式控制信号生成时钟控制信号，并将所述时钟控制信号输出至所述第一扫描链、所述第二扫描链和各所述第三扫描链。
9.根据权利要求1所述的集成电路扫描测试系统，其特征在于，所述集成电路扫描测试系统还包括：
测试输入模块，用于向所述第一扫描链、所述第二扫描链和各所述第三扫描链输入测试数据；
测试输出模块，分别与所述第一扫描链、所述选通开关连接，用于输出所述第一扫描链和所述目标测试扫描链的测试结果。
10.一种集成电路扫描测试设备，其特征在于，所述集成电路扫描测试设备包括如权利要求1-9任一项所述的集成电路扫描测试系统。
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